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參數(shù)資料
| 型號(hào)： | M37702E2BFS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, UVPROM, 25 MHz, MICROCONTROLLER, CQCC80 |
| 封裝： | WINDOWED, GLASS SEALED, CERAMIC, QFN-80 |
| 文件頁數(shù)： | 204/521頁 |
| 文件大?。?/td> | 6949K |
| 代理商： | M37702E2BFS |
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CONNECTION WITH EXTERNAL DEVICES
7702/7703 Group User’s Manual
12–17
12.4 Hold function
12.4.1 Operation description
_____
Judgment timing of the input level of the HOLD pin depends on the state using the bus. While the bus is
not in use, the judgment is performed at every falling of
φ. While the bus is in use, judgment is performed
at the falling of the last
φ in each bus cycle. Additionally, when accessing word data starting from an odd
address with 2-bus cycle, the judgment is performed only at the second bus cycle. (See Figure 12.4.1.)
When “L” level is detected at judgment of the input level, the microcomputer enters Hold state. (This is
called acceptance of Hold request.)
_____
When the Hold request is accepted,
φCPU stops next rising of φ. At the same time, the HLDA pin’s level
_____
__
___
changes “H” to “L”. When 1 cycle of
φ has passed after the level of HLDA pin becomes “L”, pins R/W, BHE,
and the external bus become floating state.
_____
In Hold state, the input level of the HOLD pin is judged at every falling of
φ. Then, when “H” level is
_____
detected, the HLDA pin’s level changes “L” to “H” next rising of
φ. When 1 cycle of φ has passed after the
_____
level of HLDA pin becomes “H”, the microcomputer terminates Hold state.
Figures 12.4.2 to 12.4.4 show timing of acceptance of Hold request and termination of Hold state.
Note:
φ has a same polarity and a same frequency as the clock φ1. However, φ stops by the Ready request,
_____
or executing the STP or WIT instruction. Accordingly, judgment of the input level of the HOLD pin
is not performed during Ready state.
A
WW
Judgment timing of input level to HOLD pin
Clock
1
ALE
Reading
Writing
E
No judge
Judge
Accessing word data with 2-bus cycle.
(Example of no Wait)
Fig. 12.4.1 Judgment when accessing word data beginning from odd address with 2-bus cycle
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PDF描述 |
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