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參數(shù)資料
| 型號： | LMK04002BISQE/NOPB |
| 廠商： | National Semiconductor |
| 文件頁數(shù)： | 27/65頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK COND 1.6GHZ W/PLL 48LLP |
| 標準包裝： | 1 |
| 系列： | PowerWise® |
| 類型： | 時鐘調(diào)節(jié)器 |
| PLL： | 是 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS，2VPECL，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:7 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.75GHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-WFQFN 裸露焊盤 |
| 供應商設備封裝： | 48-LLP（7x7） |
| 包裝： | 標準包裝 |
| 產(chǎn)品目錄頁面： | 1275 (CN2011-ZH PDF) |
| 其它名稱： | LMK04002BISQEDKR |
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SNOSAZ8J – SEPTEMBER 2008 – REVISED SEPTEMBER 2011
CLKoutX_DLY: Clock Channel Phase Delay Adjustment
Each output channel has an output delay register that can be used to introduce a lag relative to the distribution
path frequency (VCO Divider output). These registers support a 150 ps stepsize and range from 0 to 2.25 ns of
total delay. When the channel phase delay registers are enabled, a nominal fixed delay of 300 ps of delay is
incurred in addition to the programmed delay. The Channel Phase Delay Adjustment Registers are 4 bits wide
and are programmed as follows:
Table 7. CLKoutX_DLY: Clock Channel Delay Control Bit Values
CLKoutX_DLY [ 3:0 ]
DELAY (ps)
b3
b2
b1
b0
0
1
150
0
1
0
300
0
1
450
0
1
0
600
0
1
0
1
750
0
1
0
900
0
1
1050
1
0
1200
1
0
1
1350
1
0
1
0
1500
1
0
1
1650
1
0
1800
1
0
1
1950
1
0
2100
1
2250
CLKoutX/CLKoutX* LVCMOS Mode Control
For clock outputs that are configured as LVCMOS, the LVCMOS CLKoutX/CLKoutX* outputs can be
independently configured by uWire CLKoutXA_STATE and CLKoutXB_STATE bits. The following choices are
available for LVCMOS outputs:
Table 8. CLKoutXA_STATE, CLKoutXB_STATE Control Bits for LVCMOS Modes
CLKoutXA_STATE
CLKoutXB_STATE
LVCMOS Modes
b1
b0
b1
b0
0
Inverted
0
1
0
1
Normal
1
0
1
0
Low
1
TRI-STATE
CLKoutX/CLKoutX* LVPECL Mode Control
Clock outputs designated as LVPECL can be configured in one of two possible output levels. The default mode
is the common LVPECL swing of 800 mVp-p single-ended (1.6 Vp-p differential). A second mode, 2VPECL, can
be enabled in which the swing is increased to 1000 mVp-p single-ended (2 Vp-p differential).
Table 9. LVPECL Output Format Control
CLKoutX_PECL_LVL
Output Format
0
LVPECL (800 mVpp)
1
2VPECL (1000 mVpp)
Copyright 2008–2011, Texas Instruments Incorporated
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PDF描述 |
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參數(shù)描述 |
|---|---|
| LMK04002BISQX | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Low-Noise Clock Jitter Cleaner with Cascaded PLLs |
| LMK04002BISQX/NOPB | 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| LMK04010BISQ | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Low-Noise Clock Jitter Cleaner with Cascaded PLLs |
| LMK04010BISQ/NOPB | 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| LMK04010BISQE | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Low-Noise Clock Jitter Cleaner with Cascaded PLLs |
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