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參數(shù)資料
| 型號(hào)： | ISD-SR3000 |
| 文件頁(yè)數(shù)： | 32/120頁(yè) |
| 文件大?。?/td> | 1293K |
| 代理商： | ISD-SR3000 |
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1-27
1—HARDWARE
ISD-SR3000
ISD
1.3.5
TIMING DIAGRAMS
Figure 1-19: SRAM Write Cycle Timing
1. This cycle may be either TI (Idle), T3 or T3H.
2. 0 < n < 7
3. If n = 0, this cycle may be either TI (Idle) or T1 (with a new address) and t
Df
and t
Dh
are measured from
the R.E. of CTTL in T3.
4. If n = 1, this cycle is T3H, the address bus does not change its value and t
Df
and t
Dh
are measured from
the R.E. of CTTL in T3H.
5. Depends on which bytes are written.
6. For an 8-bit data bus, address lines are A0-15 and data lines are D0-7
7. WR1 is not available if expansion memory is configured as 8-bit bus RAM.
CTTL
A1-16
(Note 5)
EMCS
WR0-1
(Note 6)
D0-15
(Note 5)
T3
T1
T2W1
nxT2W
(Note 2)
T2
T3
nxT3H
(Note 3)
(Note 1)
t
Av
t
EMCSa
t
EMCSh
t
EMCSia
t
EMCSh
t
Df
t
Dh
t
Dv
t
WRia
t
WRh
t
WRa
t
WRh
t
WRCSh
Address
(Note 4)
t
DCSh
Data Out
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PDF描述 |
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