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參數(shù)資料
| 型號： | HYB25D512800AT-7 |
| 英文描述： | ?512Mb (64Mx8) DDR266A (2-3-3)? |
| 中文描述： | ？的512Mb（64Mx8）DDR266A（2-3-3）？ |
| 文件頁數(shù)： | 24/76頁 |
| 文件大?。?/td> | 1218K |
| 代理商： | HYB25D512800AT-7 |
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HYB25D128400/800/160AT(L)
128-Mbit Double Data Rate SDRAM
Page 24 of 76
2002-05-06
Random Read Accesses: CAS Latencies (Burst Length = 2, 4 or 8)
DOa-n
CAS Latency = 2
Read
Read
Read
N
OP
N
OP
Read
DOa-b
DOa-n
'
DOa-x
DOa-x
'
DOa-b’
DOa-g
CK
CK
Command
Address
DQS
DQ
DO a-n, etc. = data out from bank a, column n etc.
n
'
etc. = odd or even complement of n, etc. (i.e., column address LSB inverted).
Reads are to active rows in any banks.
Shown with nominal t
AC
, t
DQSCK
, and t
DQSQ
.
Don’t Care
BAa, COL n
BAa, COL x
BAa, COL b
BAa, COL g
CL=2
DOa-n
CAS Latency = 2.5
Read
Read
Read
N
OP
N
OP
Read
DOa-b
DOa-n
'
DOa-x
DOa-x
'
DOa-b’
CK
CK
Command
Address
DQS
DQ
BAa, COL n
BAa, COL x
BAa, COL b
BAa, COL g
CL=2.5
相關(guān)PDF資料 |
PDF描述 |
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