參數(shù)資料
型號(hào)： HYB18RL25632AC-5
英文描述： ?256M (8Mx32) 200MHz ?
中文描述： ？256M（8Mx32）200MHz的？
文件頁(yè)數(shù)： 23/36頁(yè)
文件大小： 869K
代理商： HYB18RL25632AC-5
HYB18RL25616/32AC
256 Mbit DDR Reduced Latency DRAM
Version 1.42
Page 23
Infineon Technologies
This specification is preliminary and subject to change without notice
Table 10 READ Timing Parameters for -2.5, -3-3 and -5.0 speed sorts
Note: 1 All timings are measured relatively to the crossing point of CK/CK# (DQSx/DQSx#), and to the crossing point with VREF of
the Command and Address signals.
Note: 2. The signal imput slew rate must be 1V/ns.
Note: 3. CK/CK# input slew rate must be 1V/ns ( 2V/ns if measured differentially).
Note: 4. tDQSQ and tQSQHZ are absolute values.
Parameter
Symbol
-3.3
-4.0
-5.0
Units Notes
min
max
min
max
min
max
Read Cycle Timing Parameters for Data and Data Strobe
DQS / DQS# high pulse width
t
DQSH
0.4
0.6
0.4
0.6
0.4
0.6
tCK
tCK
ns
DQS / DQS# low pulse width
t
DQSL
0.4
0.6
0.4
0.6
0.4
0.6
DQS edge to Clock edge skew
t
CKDQS
2.7
3.7
2.7
3.7
2.7
3.7
DQS edge to output data edge
t
QSQ
0.3
0.3
0.3
ns
4
DQS edge to Data Out HiZ
t
QSQHZ
0.4
0.4
0.4
ns
4
DQS edge to DVLD edge
t
QSVLD
-0.4
0.4
-0.4
0.4
-0.4
0.4
ns
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