參數(shù)資料
型號： HYB18RL25632AC-5
英文描述： ?256M (8Mx32) 200MHz ?
中文描述： ？256M（8Mx32）200MHz的？
文件頁數(shù)： 20/36頁
文件大?。?/td> 869K
代理商： HYB18RL25632AC-5
HYB18RL25616/32AC
256 Mbit DDR Reduced Latency DRAM
Version 1.42
Page 20
Infineon Technologies
This specification is preliminary and subject to change without notice
2.5.3
Write Data Mask Timing
2.5.3.3 Burst Length (BL) = 2
Figure 15 Write Data Mask Timing, BL = 2, WL = 2
2.5.3.4 Burst Length (BL) = 4
Figure 16 Write Data Mask Timing, BL=4, WL = 1
CK#
CK
Com
0
1
2
3
4
5
6
7
8
Add
WL = 2
DQ
D0a
D0d
D1b
D0b
D2a
D4a
WR
A
BA0
A
BA1
A
BA2
A
BA3
A
BA4
A
BA5
A
BA6
A
BA7
A
BA0
WR
WR
WR
WR
WR
WR
WR
WR
D4b
D5a
D5b
D6a
Data not written
into the memory
Don't Care
WR:
Dxy:
WL:
WRITE
Data part y to bank x
Write Latency
A/BAx:
address A of bank x
DM1
DM0
CK#
CK
Com
0
1
2
3
4
5
6
7
8
Addr
WL = 1
DQ
WR
A
BA0
A
BA1
NOP
WR
WR
WR
WR
NOP
NOP
NOP
A
BA3
A
BA0
A
BA2
Don't Care
WR:
Dxy:
WL:
WRITE
Data part y to bank x
Write Latency
A / BAx:
address A of bank x
D0a
D0d
D0c
D0b
D1c
D1d
D2b
D2a
DM0
DM1
Data not written
into the memory
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PDF描述
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參數(shù)描述
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