參數(shù)資料
型號： HDMP-0482
英文描述： Octal Cell Port Bypass Circuit with CDR and Data Valid Detection
中文描述： 八路細(xì)胞端口旁路電路CDR和數(shù)據(jù)有效檢測
文件頁數(shù)： 9/12頁
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代理商： HDMP-0482
9
Figure 5. Eye Diagram of TO_NODE[1]
±
High Speed Differential Output.
Note: Measurement taken with a 2
7
-1 PRBS input to FM_NODE[0]
±
.
Figure 6. Setup for Measurement of Random Jitter.
Figure 7. Setup for Measurement of Deterministic Jitter.
HDMP-0482
+/- FM_NODE[0]
+/- TO_NODE[0]
Ch 1/2
2
106.25 MHz
HP 70311A
Clock Source
K28.7
HP70841B
Pattern Generator
+/- Data
Clock
1062.5 MHz
Trigger
HP 83480A
Digital
Communication
Analyzer
1/10
106.25 MHz
1.4V
Bias Tee
2
BYPASS[0]-
BYPASS[1:4]-
N/C
1 K
REFCLK
HDMP-0482
+/- FM_NODE[0]
+/- TO_NODE[0]
Ch 1/2
2
53.125 MHz
106.25 MHz
HP 70311A
Clock Source
-K28.5
+K28.5
HP70841B
Pattern Generator
+/- Data
Clock
1062.5 MHz
Trigger
HP 83480A
Digital
Communication
Analyzer
1/10
1/10
106.25 MHz
1.4V
Bias Tee
2
BYPASS[0]-
BYPASS[1:4]-
N/C
1 K
REFCLK
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PDF描述
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