tCWL" />
參數(shù)資料
型號(hào)： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 65/110頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
3-32
Freescale Semiconductor
184
WR assertion to CAS deassertion
tCWL
14.25
× T
C 4.3
114.4
—
ns
185
Data valid to CAS assertion (write)
tDS
8.75
× T
C 4.0
68.9
—
ns
186
CAS assertion to data not valid (write)
tDH
6.25
× T
C 4.0
48.1
—
ns
187
RAS assertion to data not valid (write)
tDHR
9.75
× T
C 4.0
77.2
—
ns
188
WR assertion to CAS assertion
tWCS
9.5
× T
C 4.3
74.9
—
ns
189
CAS assertion to RAS assertion (refresh)
tCSR
1.5
× T
C 4.0
8.5
—
ns
190
RAS deassertion to CAS assertion (refresh)
tRPC
4.75
× T
C 4.0
35.6
—
ns
191
RD assertion to RAS deassertion
tROH
15.5
× T
C 4.0
125.2
—
ns
192
RD assertion to data valid
tGA
14
× T
C 5.7
—
111.0
ns
193
RD deassertion to data not valid3
tGZ
0.0
—
ns
194
WR assertion to data active
0.75
× T
C 0.3
5.9
—
ns
195
WR deassertion to data high impedance
0.25
× T
C
—2.1
ns
1 The number of wait states for out-of-page access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
4 Either t
RCH or tRRH must be satisfied for read cycles.
Table 3-16 DRAM Out-of-Page and Refresh Timings, Fifteen Wait States1, 2 (continued)
No.
Characteristics3
Symbol
Expression
Min
Max
Unit
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PDF描述
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