tROH" />
參數(shù)資料
型號： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 60/110頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
Freescale Semiconductor
3-27
191
RD assertion to RAS deassertion
tROH
4.5
× T
C 4.0
221.0
—
146.0
—
ns
192
RD assertion to data valid
tGA
4
× T
C 7.5
—
192.5
—
125.8
ns
193
RD deassertion to data not valid3
tGZ
0.0
—
0.0
—
ns
194
WR assertion to data active
0.75
× T
C 0.3
37.2
—
24.7
—
ns
195
WR deassertion to data high impedance
0.25
× T
C
—
12.5
—
8.3
ns
1 The number of wait states for out of page access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
4 Reduced DSP clock speed allows use of DRAM out-of-page access with four Wait states (See
Table 3-14 DRAM Out-of-Page and Refresh Timings, Eight Wait States1, 2
No.
Characteristics3
Symbol
Expression4
66 MHz
80 MHz
Unit
Min
Max
Min
Max
157 Random read or write cycle time
tRC
9
× T
C
136.4
—
112.5
—
ns
158 RAS assertion to data valid (read)
tRAC
4.75
× T
C 7.5
4.75
× T
C 6.5
—
64.5
—
52.9
ns
159 CAS assertion to data valid (read)
tCAC
2.25
× T
C 7.5
2.25
× T
C 6.5
—
26.6
—
21.6
ns
160 Column address valid to data valid (read)
tAA
3
× T
C 7.5
3
× T
C 6.5
—
40.0
—
31.0
ns
161 CAS deassertion to data not valid (read hold
time)
tOFF
0.0
—
0.0
—
ns
162 RAS deassertion to RAS assertion
tRP
3.25
× T
C 4.0
45.2
—
36.6
—
ns
163 RAS assertion pulse width
tRAS
5.75
× T
C 4.0
83.1
—
67.9
—
ns
164 CAS assertion to RAS deassertion
tRSH
3.25
× T
C 4.0
45.2
—
36.6
—
ns
165 RAS assertion to CAS deassertion
tCSH
4.75
× T
C 4.0
68.0
—
55.5
—
ns
166 CAS assertion pulse width
tCAS
2.25
× T
C 4.0
30.1
—
24.1
—
ns
167 RAS assertion to CAS assertion
tRCD
2.5
× T
C ± 2
35.9
39.9
29.3
33.3
ns
168 RAS assertion to column address valid
tRAD
1.75
× T
C ± 2
24.5
28.5
19.9
23.9
ns
Table 3-13 DRAM Out-of-Page and Refresh Timings, Four Wait States1, 2 (continued)
No.
Characteristics3
Symbol
Expression
20 MHz4
30 MHz4
Unit
Min
Max
Min
Max
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