Delay from STCK high to STFS (bl) high - Slave5
參數(shù)資料
型號(hào)： DSP56F827FG80E
廠(chǎng)商： Freescale Semiconductor
文件頁(yè)數(shù)： 41/60頁(yè)
文件大?。?/td> 0K
描述： IC HYBRID CTRLR 16BIT 128-LQFP
標(biāo)準(zhǔn)包裝： 72
系列： 56F8xx
核心處理器： 56800
芯體尺寸： 16-位
速度： 80MHz
連通性： EBI/EMI，SCI，SPI，SSI
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 64
程序存儲(chǔ)器容量： 136KB（68K x 16）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 5K x 16
電壓 - 電源 (Vcc/Vdd)： 2.25 V ~ 2.75 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 10x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 128-LQFP
包裝： 托盤(pán)
56F827 Technical Data, Rev. 12
46
Freescale Semiconductor
Delay from STCK high to STFS (bl) high - Slave5
tTFSBHS
0.1
—
46
ns
Delay from STCK high to STFS (wl) high - Slave5
tTFSWHS
0.1
—
46
ns
Delay from SRCK high to SRFS (bl) high - Slave5
tRFSBHS
0.1
—
46
ns
Delay from SRCK high to SRFS (wl) high - Slave5
tRFSWHS
0.1
—
46
ns
Delay from STCK high to STFS (bl) low - Slave5
tTFSBLS
-1
—
ns
Delay from STCK high to STFS (wl) low - Slave5
tTFSWLS
-1
—
ns
Delay from SRCK high to SRFS (bl) low - Slave5
tRFSBLS
-46
—
ns
Delay from SRCK high to SRFS (wl) low - Slave5
tRFSWLS
-46
—
ns
STCK high to STXD enable from high impedance - Slave
tTXES
——
—
ns
STCK high to STXD valid - Slave
tTXVS
1—
25
ns
STFS high to STXD enable from high impedance (first bit) - Slave
tFTXES
5.5
—
25
ns
STFS high to STXD valid (first bit) - Slave
tFTXVS
6—
27
ns
STCK high to STXD not valid - Slave
tTXNVS
11
—
13
ns
STCK high to STXD high impedance - Slave
tTXHIS
11
—
28.5
ns
SRXD Setup time before SRCK low - Slave
tSS
4—
—
ns
SRXD Hold time after SRCK low - Slave
tHS
4—
—
ns
Synchronous Operation (in addition to standard external clock parameters)
SRXD Setup time before STCK low - Slave
tTSS
4—
—
SRXD Hold time after STCK low - Slave
tTHS
4—
—
1. Slave mode is externally generated clocks and frame syncs
2. Max clock frequency is IP_clk/4 = 40MHz / 4 = 10MHz for an 80MHz part.
3. All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync have
been inverted, all the timings remain valid by inverting the clock signal STCK/SRCK and/or the frame sync STFS/SRFS in the
tables and in the figures.
4. 50% duty cycle
5. bl = bit length; wl = word length
Table 3-15 SSI Slave Mode1 Switching Characteristics
Operating Conditions: VSSIO=VSS = VSSA = 0V, VDDA =VDDIO=3.0–3.6V, VDD = 2.25–2.75V, TA = –40° to +85°C, CL ≤ 50pF, fop = 80MHz
Parameter
Symbol
Min
Typ
Max
Units
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PDF描述
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