參數(shù)資料
型號： DS21Q55DK
英文描述： Quad T1/E1/J1 Transceiver Design Kit Daughter Card
中文描述： 四路T1/E1/J1收發(fā)器開發(fā)板子卡
文件頁數(shù)： 53/99頁
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代理商： DS21Q55DK
DS21Q50
Page 53 of 99
Register Name:
Register Description:
Register Address:
Bit #
SYM
SYMBOL
-
BUCS
SCICR
SYSTEM CLOCK INTERFACE CONTROL REGISTER
1D Hex
7
-
6
5
4
3
2
1
0
BUCS
SOE
CSS1
CSS0
SCS2
SCS1
SCS0
BIT NAME AND DESCRIPTION
7
Unused.
Should Be set = 0 for proper operation
6
Back-Up Clock Select.
Selects which clock source to switch to
automatically during a Loss Of Transmit Clock event.
0 = During a LOTC event, switch to MCLK.
1 = During a LOTC event, switch to system reference clock
Synthesizer Output Enable.
0 = 2/4/8/16MCK pin in high z mode
1 = 2/4/8/16MCK pin active
Clock Synthesizer Select Bit 1.
See Clock Synthesizer Output table below
Clock Synthesizer Select Bit 0.
See Clock Synthesizer Output table below
System Clock Select Bit 2.
See System Clock Select table below
System Clock Select Bit 1.
See System Clock Select table below
System Clock Select Bit 0.
See System Clock Select table below
SOE
5
CSS1
4
CSS0
3
SCS2
2
SCS1
1
SCS0
0
相關(guān)PDF資料
PDF描述
DS21Q55 Quad T1/E1/J1 Transceiver
DS21Q55N Quad T1/E1/J1 Transceiver
DS21S07A SCSI Terminator
DS21S07AE Terminator
DS21S07AS Terminator
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參數(shù)描述
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