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參數(shù)資料
| 型號： | DM300023 |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 95/285頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEMO DSPICDEM SMPS BUCK |
| 特色產(chǎn)品： | SMPS & Digital Power Conversion Solutions |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | dsPIC™ |
| 主要目的： | DC/DC，步降 |
| 輸出及類型： | 2，非隔離 |
| 輸入電壓： | 7 ~ 15 V |
| 穩(wěn)壓器拓?fù)浣Y(jié)構(gòu)： | 降壓 |
| 板類型： | 完全填充 |
| 已供物品： | 板，軟件 |
| 已用 IC / 零件： | dsPIC30F2020 |
| 產(chǎn)品目錄頁面： | 659 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | DSPIC30F2020-30I/MMB32-ND - IC DSPIC MCU/DSP 12K 28QFN DSPIC30F2020T-30I/SODKR-ND - IC DSPIC MCU/DSP 12K 28SOIC DSPIC30F2020T-30I/SOCT-ND - IC DSPIC MCU/DSP 12K 28SOIC DSPIC30F2020-20E/MM-ND - IC DSPIC MCU/DSP 12K 28QFN DSPIC30F1010-30I/SP-ND - IC DSPIC MCU/DSP 6K 28DIP DSPIC30F1010-30I/SO-ND - IC DSPIC MCU/DSP 6K 28SOIC DSPIC30F1010-30I/MM-ND - IC DSPIC MCU/DSP 6K 28QFN DSPIC30F1010-20E/SP-ND - IC DSPIC MCU/DSP 6K 28DIP DSPIC30F1010-20E/SO-ND - IC DSPIC MCU/DSP 6K 28SOIC DSPIC30F2020-20E/SO-ND - IC DSPIC MCU/DSP 12K 28SOIC 更多... |
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dsPIC30F1010/202X
DS70178C-page 182
Preliminary
2006 Microchip Technology Inc.
16.6
Reverse Conversion Order
The ORDER control bit in the ADCON register, when
set, reverses the order of the input pair conversion pro-
cess. Normally (ORDER = 0), the even numbered
input of an input pair is converted first and then the odd
numbered input is converted. If ORDER = 1, the odd
numbered input pin of an input pair is converted first,
followed by the even numbered pin.
This feature is useful when using voltage control
modes and using the early interrupt capability
(EIE = 1). These features enable the user to minimize
the time period from actual acquisition of the feedback
(ADC) data to the update of the control output (PWM).
This time from input to output of the control system
determines the overall stability of the control system.
16.7
Simultaneous and Sequential
Sampling in a pair
The inputs that have dedicated Sample and Hold
(S&H) circuits are sampled when their specified trigger
events occur. The inputs that share the common sam-
ple and hold circuit are sampled in the following
manner:
1.
If the SEQSAMP bit = 0, and the common
(shared) sample and hold circuit is NOT busy,
then the shared S&H will sample their specified
input at the same time as the dedicated S&H.
This action provides “Simultaneous” sample and
hold functionality.
2.
If the SEQSAMP bit = 0, and the shared S&H is
currently busy with a conversion in progress,
then the shared S&H will sample as soon as
possible (at the start of the new conversion
process for the pair).
3.
If the SEQSAMP bit = 1, then the shared S&H
will sample at the start of the conversion process
for that input. For example: If the ORDER bit = 0
the shared S&H will sample at the start of the
conversion of the second input. If ORDER = 1,
then the shared S&H will sample at the start of
the conversion for the first input.
The SEQSAMP bit is useful for some applica-
tions that want to minimize the time from a
sample event to the conversion of the sample.
When SEQSAMP = 0, the logic attempts to take
the samples for both inputs of a pair at the same
time if the resources are available. The user can
often ensure that the ADC will not be busy with
a prior conversion by controlling the timing of the
trigger signals that initiate the conversion
processes.
16.8
Group Interrupt Generation
The ADC module provides a common or “Group” inter-
rupt request that is the OR of all of the enabled interrupt
sources within the module. Each CPC register has two
IRQENx bits, one for each analog input pair. If the
IRQEN bit is set, an interrupt request is made to the
interrupt controller when the requested conversion is
completed. When an interrupt is generated, an asso-
ciated PxRDY bit in the ADSTAT register is set. The
PxRDY bit is cleared by the user. The user’s software
can examine the ADSTAT register’s PxRDY bits to
determine if additional requested conversions have
been completed.
The group interrupt is useful for applications that use a
common software routine to process ADC interrupts for
multiple analog input pairs. This method is more
traditional in concept.
Note:
The user must clear the IFS bit associated
with the ADC in the interrupt controller
before the PxRDY bit is cleared. Failure to
do so may cause interrupts to be lost. The
reason is that the ADC will possibly have
another interrupt pending. If the user
clears the PxRDY bit first, the ADC may
generate another interrupt request, but if
the user then clears the IFS bit, the
interrupt request will be erased.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 345-062-524-204 | CARDEDGE 62POS DUAL .100 GREEN |
| GBM11DRTI-S13 | CONN EDGECARD 22POS .156 EXTEND |
| T95D477M6R3HSSS | CAP TANT 470UF 6.3V 20% 2917 |
| 345-062-524-202 | CARDEDGE 62POS DUAL .100 GREEN |
| RJZ-1224S | CONV DC/DC 2W 12VIN 24VOUT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DM300024 | 功能描述:開發(fā)板和工具包 - PIC / DSPIC dsPICDEM 1.1 GP RoHS:否 制造商:Microchip Technology 產(chǎn)品:Starter Kits 工具用于評估:chipKIT 核心:Uno32 接口類型: 工作電源電壓: |
| DM300027 | 功能描述:開發(fā)板和工具包 - PIC / DSPIC 16-bit Starter Demo Board RoHS:否 制造商:Microchip Technology 產(chǎn)品:Starter Kits 工具用于評估:chipKIT 核心:Uno32 接口類型: 工作電源電壓: |
| DM-3-000-K | 制造商:PacTec 功能描述:Case, Plastic; ABS; Black; 11.46 in.; 3.38 in.; 10.4 in.; UL 94-HB Rated 制造商:PacTec 功能描述:ENCLOSURE, DESKTOP, PLASTIC, BLACK; Enclosure Type:Desktop; Enclosure Material:Plastic; Body Color:Black; External Height - Imperial:3.38"; External Height - Metric:86mm; External Width - Imperial:10.4"; External Width - Metric:264mm;RoHS Compliant: Yes |
| DM-300-C | 制造商:Greenlee Textron Inc 功能描述:DMM 1000V RMS |
| DM-301 | 制造商:Labfacility Limited 功能描述:SENSOR PT100 THIN FILM 2X2.3MM CL B 制造商:LABFACILITY 功能描述:SENSOR, PT100, THIN FILM, 2X2.3MM, CL B 制造商:LABFACILITY 功能描述:TEMPERATURE RTD SENSOR, -70C to +500C, 100 OHM; Sensing Temperature Min:-70C; Sensing Temperature Max:+500C; Resistance:100ohm; Sensor Terminals:Through Hole; Temperature Sensing Range:-70C to +500C ;RoHS Compliant: Yes |
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