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參數(shù)資料
| 型號(hào)： | CS53L21-CNZR |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 7/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC STEREO 24BIT 98DB 32-QFN |
| 標(biāo)準(zhǔn)包裝： | 6,000 |
| 位數(shù)： | 24 |
| 采樣率（每秒）： | 100k |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 功率耗散（最大）： | 30mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -10°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-QFN |
| 供應(yīng)商設(shè)備封裝： | 32-QFN（5x5） |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 3 個(gè)單端，單極 |
| 配用： | 598-1550-ND - BOARD EVAL FOR CS53L21 ADC |
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DS700PP1
15
CS53L21
7. After powering up the CS53L21, RESET should be held low after the power supplies and clocks are
settled.
8. See “Example System Clock Frequencies” on page 57 for typical MCLK frequencies.
9. See“Master” on page 30.
10. “MCLK” refers to the external master clock applied.
Master Mode (Note 9)
Output Sample Rate (LRCK)
All Speed Modes
Fs
-Hz
LRCK Duty Cycle
45
55
%
SCLK Frequency
1/tP
-
64Fs
Hz
SCLK Duty Cycle
45
55
%
LRCK Edge to SDOUT MSB Output Delay
td(MSB)
-52
ns
SDOUT Setup Time Before SCLK Rising Edge
ts(SDO-SK)
20
-
ns
SDOUT Hold Time After SCLK Rising Edge
th(SK-SDO)
30
-
ns
Parameters
Symbol
Min
Max
Units
MCLK
128
-----------------
th(SK-SDO)
//
MSB
MSB-1
LRCK
SCLK
SDOUT
td(MSB)
ts(LK-SK)
tP
ts(SDO-SK)
Figure 3. Serial Audio Interface Slave Mode Timing
th(SK-SDO)
//
MSB
MSB-1
LRCK
SCLK
SDOUT
td(MSB)
tP
ts(SDO-SK)
Figure 4. Serial Audio Interface Master Mode Timing
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| CS53L30-CWZR | 功能描述:音頻模/數(shù)轉(zhuǎn)換器 IC 4 Mic ADC RoHS:否 制造商:Wolfson Microelectronics 轉(zhuǎn)換速率: 分辨率: ADC 輸入端數(shù)量: 工作電源電壓: 最大工作溫度: 最小工作溫度: 安裝風(fēng)格: 封裝 / 箱體: 封裝: |
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