參數(shù)資料
型號： CS53L21-CNZR
廠商： Cirrus Logic Inc
文件頁數(shù)： 6/26頁
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描述： IC ADC STEREO 24BIT 98DB 32-QFN
標(biāo)準(zhǔn)包裝： 6,000
位數(shù)： 24
采樣率（每秒）： 100k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 30mW
電壓電源： 模擬和數(shù)字
工作溫度： -10°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFN
供應(yīng)商設(shè)備封裝： 32-QFN（5x5）
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 3 個單端，單極
配用： 598-1550-ND - BOARD EVAL FOR CS53L21 ADC
14
DS700PP1
CS53L21
ADC DIGITAL FILTER CHARACTERISTICS
6. Response is clock-dependent and will scale with Fs. Note that the response plots (Figures 23 to 26) have
been normalized to Fs and can be de-normalized by multiplying the X-axis scale by Fs. HPF parameters
are for Fs = 48 kHz.
SWITCHING SPECIFICATIONS - SERIAL PORT
(Inputs: Logic 0 = DGND, Logic 1 = VL, SDOUT CLOAD = 15 pF.)
Parameter (Note 6)
Min
Typ
Max
Unit
Passband (Frequency Response)
to -0.1 dB corner
0
-
0.4948
Fs
Passband Ripple
-0.09
-
0.17
dB
Stopband
0.6
-
Fs
Stopband Attenuation
33
-
dB
Total Group Delay
-
7.6/Fs
-
s
High-Pass Filter Characteristics (48 kHz Fs)
Frequency Response
-3.0 dB
-0.13 dB
-
3.7
24.2
-
Hz
Phase Deviation
@ 20 Hz
-10-
Deg
Passband Ripple
-
0.17
dB
Filter Settling Time
-105/Fs
0
s
Parameters
Symbol
Min
Max
Units
RESET pin Low Pulse Width
1-
ms
MCLK Frequency
1.024
38.4
MHz
MCLK Duty Cycle
45
55
%
Slave Mode
Input Sample Rate (LRCK)
Quarter-Speed Mode
Half-Speed Mode
Single-Speed Mode
Double-Speed Mode
Fs
4
8
4
50
12.5
25
50
100
kHz
LRCK Duty Cycle
45
55
%
SCLK Frequency
1/tP
-64Fs
Hz
SCLK Duty Cycle
45
55
%
LRCK Setup Time Before SCLK Rising Edge
ts(LK-SK)
40
-
ns
LRCK Edge to SDOUT MSB Output Delay
td(MSB)
-52
ns
SDOUT Setup Time Before SCLK Rising Edge
ts(SDO-SK)
20
-
ns
SDOUT Hold Time After SCLK Rising Edge
th(SK-SDO)
30
-
ns
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