參數(shù)資料
型號(hào)： CL-PS6700-VC-A
廠商： CIRRUS LOGIC INC
元件分類： 總線控制器
英文描述： Low-Power PC Card Controller for the CL-PS7111
中文描述： PCMCIA BUS CONTROLLER, PQFP100
封裝： PLASTIC, VQFP-100
文件頁(yè)數(shù)： 35/48頁(yè)
文件大?。?/td> 562K
代理商： CL-PS6700-VC-A
November 1997
35
PRELIMINARY DATA BOOK v1.0
ELECTRICAL SPECIFICATIONS
C
I R R U S
L
O G I C
C
O N F I D E N T I A L
, N D A R
E Q U I R E D
CL-PS6700
Low-Power PC Card Controller
5.1
Bus Timing — System Bus
Table 5-3.
System Bus Timing Parameters
Symbol
Parameter
MIN
MAX
Unit
t
1a
PCE_L input setup
12
ns
t
1b
PCE_L input hold
6
ns
t
2a
PTYPE input setup
8
ns
t
2b
PTYPE input hold
8
ns
t
3a
MD bus address phase input setup
7
ns
t
3b
MD bus address phase input hold
12
ns
t
3c
MD bus data phase input setup
7
ns
t
3d
MD bus data phase input hold
12
t
3e
PCLK high to MD bus output new data
36
ns
t
3f
PCE_L to MD bus output driven
8
ns
t
3g
PCLK high to MD bus output High-Z
30
ns
t
4a
PRDY input setup
6
ns
t
4b
PRDY input hold
8
ns
t
4c
RESET_L input high to PRDY input high
1
×
T
PCLK
ns
t
4d
PCLK high to PRDY low
25
ns
t
4e
PCLK high to PRDY high
25
ns
t
4f
PCLK high to PRDY output driven
25
ns
t
4g
RESET_L low to PRDY output High-Z
35
ns
t
5a
External interrupt to PIRQ_L[1:0] low
40
ns
t
5b
PCLK high to PIRQ_L[1:0] low (internal interrupt sources)
45
ns
t
5c
PIRQ_L[1:0] low-to-high during Wake mode
8
×
T
PCLK
ns
t
6a
PDREQ_L input setup
6
ns
t
6b
PDREQ_L input hold
8
ns
t
6c
PCLK to PDREQ_L high/low
31
ns
t
6d
PCLK high to PDREQ_L driven
30
ns
t
6e
PCLK high to PDREQ_L High-Z (when GPIO)
30
ns
t
6f
PCLK low to PDREQ_L High-Z (when PDREQ_L)
30
ns
t
18a
PCTL inputs setup
6
ns
t
18b
PCTL inputs hold
8
ns
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PDF描述
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