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參數(shù)資料
| 型號： | CDB4265 |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 18/46頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR CS4265 CODEC |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 音頻編解碼器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | CS4265 |
| 主要屬性： | 立體聲 24 位 192 kHz 采樣率 |
| 次要屬性： | 圖形用戶界面，S/PDIF/ I2S / I2C / SPI 接口 |
| 已供物品： | 板，纜線，CD |
| 產(chǎn)品目錄頁面： | 754 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | CS4265-DNZR-ND - IC CODEC 24BIT 104DB 32-QFN CS4265-DNZ-ND - IC CODEC 24BIT 104DB 32-QFN 598-1039-ND - IC CODEC 24BIT 104DB 32QFN |
| 其它名稱： | 598-1001 |
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DS657F3
25
CS4265
In both Master and Slave Modes, the external MCLK must be divided down based on the MCLK/LRCK
ratio to achieve a post-divider MCLK/LRCK ratio of 256x for SSM, 128x for DSM, or 64x for QSM. Table 3
lists the appropriate dividers.
4.2.2
Master Mode
As a clock master, LRCK and SCLK will operate as outputs. LRCK and SCLK are internally derived from
MCLK with LRCK equal to Fs and SCLK equal to 64 x Fs as shown in Figure 10.
4.2.3
Slave Mode
In Slave Mode, SCLK and LRCK operate as inputs. The Left/Right clock signal must be equal to the sam-
ple rate, Fs, and must be synchronously derived from the supplied master clock, MCLK.
The serial bit clock, SCLK, must be synchronously derived from the master clock, MCLK, and be equal to
128x, 64x, 48x or 32x Fs, depending on the desired speed mode. Refer to Table 4 for required clock ra-
tios.
4.3
High-Pass Filter and DC Offset Calibration
When using operational amplifiers in the input circuitry driving the CS4265, a small DC offset may be driven
into the A/D converter. The CS4265 includes a high-pass filter after the decimator to remove any DC offset
MCLK/LRCK Ratio
MCLK Dividers
64x
--
÷1
96x
--
÷1.5
128x
-÷1
÷2
192x
-÷1.5
÷3
256x
÷1
÷2
÷4
384x
÷1.5
÷3
-
512x
÷2
÷4
-
768x
÷3
-
1024x
÷4
-
Mode
SSM
DSM
QSM
Table 3. MCLK Dividers
Single-Speed
Double-Speed
Quad-Speed
SCLK/LRCK Ratio
32x, 48x, 64x, 128x
32x, 48x, 64x
Table 4. Slave Mode Serial Bit Clock Ratios
÷256
÷128
÷64
÷4
÷2
÷1
00
01
10
00
01
10
LRCK
SCLK
000
001
010
÷1
÷1.5
÷2
011
100
÷3
÷4
MCLK
FM Bits
MCLK Freq Bits
Figure 10. Master Mode Clocking
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 5070014034 | HEAT SHRINK TUBING |
| H3CKH-6018G | IDC CABLE - HKC60H/AE60G/HPK60H |
| 6278873-9 | C/A 50.125UM RIS MTRJ 9M1 |
| UPA1E182MHD1TO | CAP ALUM 1800UF 25V 20% RADIAL |
| 5070012033 | HEAT SHRINK TUBING |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CDB4270 | 功能描述:音頻 IC 開發(fā)工具 Eval Bd 105dB 192kHz CODEC RoHS:否 制造商:Texas Instruments 產(chǎn)品:Evaluation Kits 類型:Audio Amplifiers 工具用于評估:TAS5614L 工作電源電壓:12 V to 38 V |
| CDB4271 | 功能描述:音頻 IC 開發(fā)工具 Eval Bd CS4271 RoHS:否 制造商:Texas Instruments 產(chǎn)品:Evaluation Kits 類型:Audio Amplifiers 工具用于評估:TAS5614L 工作電源電壓:12 V to 38 V |
| CDB4272 | 功能描述:音頻 IC 開發(fā)工具 Eval Bd CS4272 RoHS:否 制造商:Texas Instruments 產(chǎn)品:Evaluation Kits 類型:Audio Amplifiers 工具用于評估:TAS5614L 工作電源電壓:12 V to 38 V |
| CDB4299 | 功能描述:音頻 IC 開發(fā)工具 Eval Bd AC’97 CODEC w/SRC RoHS:否 制造商:Texas Instruments 產(chǎn)品:Evaluation Kits 類型:Audio Amplifiers 工具用于評估:TAS5614L 工作電源電壓:12 V to 38 V |
| CDB42L50 | 制造商:CIRRUS 制造商全稱:Cirrus Logic 功能描述:Low Voltage, Stereo CODEC with headphone Amp |
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