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參數(shù)資料
| 型號： | BX80525U733256E |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 733 MHz, MICROPROCESSOR, XMA |
| 文件頁數(shù)： | 32/102頁 |
| 文件大?。?/td> | 878K |
| 代理商： | BX80525U733256E |
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Datasheet
35
Pentium III Processor for the SC242 at 450 MHz to 800 MHz
Note:
For Figure 7 through Figure 13, the following apply:
1. Figure 7 through Figure 13 are to be used in conjunction with Table 12 through Table 18.
2. All AC timings for the AGTL+ signals at the processor core pins are referenced to the BCLK
rising edge at 1.25 V. All AGTL+ signal timings (address bus, data bus, etc.) are referenced at
1.00 V at the processor core pins.
Pentium III
Figure 7. BCLK, PICCLK, and TCK Generic Clock Waveform
Figure 8. System Bus Valid Delay Timings
T
r
= T5, T25, T34, (Rise Time)
T
f
= T6, T26, T35, (Fall Time)
T
h
= T3, T23, T32, (High Time)
T
l
= T4, T24, T33, (Low Time)
T
p
= T1, T22, T31 (BCLK, TCK, PICCLK Period)
V1 =
BCLK = 0.5V, PICCLK = 0.7V, and TCK = 0.7V (CPUID 067xh) or V
REF - 0.20V (CPUID 068xh)
V2 =
BCLK = 1.25V, PICCLK = 1.25V and TCK = 1.25V (CPUID 067xh) or 0.75V (CPUID 068xh)
V3 =
BCLK = 2.0V, PICCLK = 1.7V (CPUID 067xh) or 2.0V (CPUID 068xh),
TCK = 1.7V (CPUID 067xh) or V
REF - 0.20V (CPUID 068xh)
V3
V2
V1
t
r
t
p
t
f
t
h
t
l
CLK
Signal
Valid
Tx
V
Tx
Tpw
Tx
= T7, T29, T29a, T29b (Valid Delay)
Tpw = T14, T15 (Pulse Width)
V
= 1.0V for AGTL+ signal group; 1.25V (CPUID 067xh) or 0.75V (CPUID 068xh)
for APIC and TAP signal groups
相關(guān)PDF資料 |
PDF描述 |
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| BX80532PG3200D | 32-BIT, 3200 MHz, MICROPROCESSOR, XGA478 |
| BXA10-48S3V3-S | 1-OUTPUT 8 W DC-DC REG PWR SUPPLY MODULE |
| BXA15-24S15 | 1-OUTPUT 15 W DC-DC REG PWR SUPPLY MODULE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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