Table 1. Minimum Reset Capacitor Value for a 50 k Pull-down Resistor(1) " />
參數(shù)資料
型號(hào)： AT89C51IC2-SLSIL
廠商： Atmel
文件頁數(shù)： 106/140頁
文件大小： 0K
描述： IC 8051 MCU FLASH 32K 44PLCC
標(biāo)準(zhǔn)包裝： 27
系列： 89C
核心處理器： 8051
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 34
程序存儲(chǔ)器容量： 32KB（32K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 1.25K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-LCC（J 形引線）
包裝： 管件
68
AT89C51IC2
4301D–8051–02/08
Table 1. Minimum Reset Capacitor Value for a 50 k Pull-down Resistor(1)
Note:
These values assume VDD starts from 0V to the nominal value. If the time between 2
on/off sequences is too fast, the power-supply de-coupling capacitors may not be fully
discharged, leading to a bad reset sequence.
Warm Reset
To achieve a valid reset, the reset signal must be maintained for at least 2 machine
cycles (24 oscillator clock periods) while the oscillator is running. The number of clock
periods is mode independent (X2 or X1).
Watchdog Reset
As detailed in Section “Hardware Watchdog Timer”, page 102, the WDT generates a 96-
clock period pulse on the RST pin. In order to properly propagate this pulse to the rest of
the application in case of external capacitor or power-supply supervisor circuit, a 1 k
resistor must be added as shown Figure 24.
Figure 24. Reset Circuitry for WDT Reset-out Usage
Oscillator
Start-Up Time
VDD Rise Time
1 ms
10 ms
100 ms
5 ms
820 nF
1.2 F
12 F
20 ms
2.7 F
3.9 F
12 F
R
S
T
RST
VSS
To CPU Core
and Peripherals
VDD
+
P
VDD
From WDT
Reset Source
VSS
VDD
RST
1K
To Other
On-board
Circuitry
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