參數(shù)資料
型號： ADV7202
廠商： Analog Devices, Inc.
元件分類： Codec
英文描述： Simultaneous Sampling Video Rate Codec
中文描述： 同時采樣率視頻編解碼器
文件頁數(shù)： 19/26頁
文件大?。?/td> 216K
代理商： ADV7202
REV. PrB
PRELIMINARY TECHNICAL DATA
ADV7202
–19–
AGC REGISTER 0
AR0 (AR00–AR07)
(Address (SR4–SR0) = 04H)
Figure 24 shows the various operations under the control of
AGC Register 0.
AR0 BIT DESCRIPTION
AGC Multiplier (AR00–AR07)
This register holds the last eight bits of the 12-bit AGC
multiplier word.
AGC REGISTER 0
AR1 (AR08–AR15)
(Address (SR4–SR0) = 05H)
Figure 24 shows the various operations under the control of
AGC Register 1.
AR1 BIT DESCRIPTION
AGC Multiplier (AR08–AR11)
These registers hold the first four bits of the 12-bit AGC
multiplier word.
AGC Sync Enable (AR12)
Setting this bit to “1” forces the AGC to wait until the next sync
pulse before switching on.
Reserved (AR13–AR15)
Zero must be written to these registers.
AR07
AR02
AR04
AR06
AR05
AR03
AR01
AR00
AR12
0
1
OFF
ON
ACG SYNC ENABLE
AR15
–
AR13
ZERO MUST BE
WRITTEN TO
THESE REGISTERS
AR11
–
AR00
12-BIT ACG MULTIPLIER,
HOLDS THE LSB, AR11
THE MSB
ACG MULTIPLIER
AR15
AR10
AR12
AR14
AR13
AR11
AR09
AR08
Figure 24. AGC Registers 0–1
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