參數(shù)資料
型號： ADUC7034BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 87/136頁
文件大小： 0K
描述： IC MCU FLASH 32K ANLG IO 48LFCSP
標準包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 20.48MHz
連通性： LIN，SPI，UART/USART
外圍設備： POR，PSM，溫度傳感器，WDT
輸入/輸出數(shù)： 9
程序存儲器容量： 32KB（16K x 16）
程序存儲器類型： 閃存
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3.5 V ~ 18 V
數(shù)據(jù)轉換器： A/D 2x16b
振蕩器型： 內部
工作溫度： -40°C ~ 115°C
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
包裝： 托盤
ADuC7034
Rev. B | Page 54 of 136
Current Channel ADC Result Counter Limit Register
Name:
ADC0RCL
Address:
0xFFFF0548
Default Value:
0x0001
Access:
Read/write
Function:
This 16-bit MMR sets the number of
conversions required before an ADC interrupt
can be generated. By default, this register is set to
0x01. The ADC counter function must be
enabled via the ADC result counter enable bit
in the ADCCFG MMR.
Current Channel ADC Result Count Register
Name:
ADC0RCV
Address:
0xFFFF054C
Default Value:
0x0000
Access:
Read only
Function:
This 16-bit, read only MMR holds the current
number of I-ADC conversion results. It can be
used in conjunction with the ADC0RCL
register to mask I-ADC interrupts and
therefore generate a lower interrupt rate.
Alternatively, the ADC0RCV register can be used
in conjunction with the accumulator
(ADC0ACC) to calculate the average current. In
either case, the result counter must be enabled
via ADCCFG[0]. When ADC0RCV =
ADC0RCL, the value in ADC0RCV resets to 0
and resumes counting. In addition, the value
in ADC0RCV resets to 0 when the I-ADC is
reconfigured, that is, when the ADC0CON or
ADCMDE are written.
Current Channel ADC Threshold Register
Name:
ADC0TH
Address:
0xFFFF0550
Default Value:
0x0000
Access:
Read/write
Function:
This 16-bit MMR sets the threshold that is
compared with the absolute value of the I-ADC
conversion result. In unipolar mode, this
threshold is compared with ADC0TH[15:0]; in
twos complement mode, this threshold is
compared with ADC0TH[14:0].
Current Channel ADC Threshold Count Limit Register
Name:
ADC0TCL
Address:
0xFFFF0554
Default Value:
0x01
Access:
Read/write
Function:
This 8-bit MMR determines how many
cumulative I-ADC conversion result readings
above ADC0TH (that is, values that are below
the threshold decrement or that reset the count
to 0) must occur before the I-ADC comparator
threshold bit is set in the ADCSTA MMR,
generating an ADC interrupt. The I-ADC
comparator threshold bit is asserted as soon as
ADC0THV = ADC0TCL.
Current Channel ADC Threshold Count Register
Name:
ADC0THV
Address:
0xFFFF0558
Default Value:
0x00
Access:
Read only
Function:
This 8-bit MMR is incremented every time the
absolute value of an I-ADC conversion result is
|I| ≥ ADC0TH. This register is decremented or
reset to 0 every time the absolute value of an I-
ADC conversion result is |I| < ADC0TH. The
configuration of this function is enabled via the
current channel ADC comparator bits in the
ADCCFG MMR.
Current Channel ADC Accumulator Register
Name:
ADC0ACC
Address:
0xFFFF055C
Default Value:
0x00000000
Access:
Read only
Function:
This 32-bit MMR holds the current
accumulator value. The I-ADC ready bit in the
ADCSTA MMR should be used to determine
when to read this MMR. The MMR value is
reset to 0 by disabling the accumulator in the
ADCCFG MMR or by reconfiguring the
current channel ADC.
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PDF描述
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