參數資料
型號： ADUC7034BCPZ
廠商： Analog Devices Inc
文件頁數： 102/136頁
文件大?。?/td> 0K
描述： IC MCU FLASH 32K ANLG IO 48LFCSP
標準包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 20.48MHz
連通性： LIN，SPI，UART/USART
外圍設備： POR，PSM，溫度傳感器，WDT
輸入/輸出數： 9
程序存儲器容量： 32KB（16K x 16）
程序存儲器類型： 閃存
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3.5 V ~ 18 V
數據轉換器： A/D 2x16b
振蕩器型： 內部
工作溫度： -40°C ~ 115°C
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
包裝： 托盤
ADuC7034
Rev. B | Page 68 of 136
PROCESSOR REFERENCE PERIPHERALS
INTERRUPT SYSTEM
There are 16 interrupt sources on the ADuC7034 that are
controlled by the interrupt controller. Most interrupts are
generated from the on-chip peripherals, such as the ADC and
UART. The ARM7TDMI CPU core only recognizes interrupts
as one of two types: a normal interrupt request (IRQ) and a fast
interrupt request (FIQ). All the interrupts can be masked
separately.
The control and configuration of the interrupt system is
managed through nine interrupt-related registers, with four
dedicated to IRQ, four dedicated to FIQ, and one used to select
the programmed interrupt source. As is described in Table 49,
the selected interrupt source applies to the corresponding bits of
the IRQ and FIQ registers.
IRQSTA/FIQSTA should be saved immediately upon entering
the interrupt service routine (ISR) to ensure that all valid
interrupt sources are serviced.
The interrupt generation route through the ARM7TDMI core is
shown in Figure 31.
Consider an example where Timer0 is configured to generate
a timeout every 1 ms. After the first 1 ms timeout, FIQSIG/
IRQSIG[2] is set and can only be cleared by writing to T0CLRI.
If Timer0 is not enabled in either IRQEN or FIQEN, then FIQSTA/
IRQSTA[2] is not set and an interrupt does not occur. However,
if Timer0 is enabled in either IRQEN or FIQEN, then either
FIQSTA/IRQSTA[2] is set or an interrupt (FIQ or IRQ) occurs.
Note that the IRQ and FIQ bit definitions in the CPSR ARM
register only control interrupt recognition by the ARM core, not
by the peripherals. For example, if Timer2 is configured to generate
an IRQ via IRQEN, the IRQ interrupt bit is set (disabled) in the
CPSR and the ADuC7034 is powered down. When an interrupt
occurs, the peripherals wake up, but the ARM core remains
powered down. This is equivalent to POWCON = 0x71. The
ARM core can then only be powered up by a reset event.
Table 49. IRQ/FIQ MMRs Bit Designations
Bit
Description
Comments
0
All interrupts OR’ed (FIQ only)
1
SWI: not used in IRQEN/CLR and FIQEN/CLR
2
Timer0
See the Timer0—Lifetime Timer section.
3
Timer1
See the Timer1 section.
4
Timer2 or wake-up timer
See the Timer2—Wake-Up Timer section.
5
Timer3 or watchdog timer
See the Timer3—Watchdog Timer section.
6
Timer4 or STI timer
See the Timer4—STI Timer section.
7
LIN hardware
8
Flash/EE interrupt
9
PLL lock
See the ADuC7034 System Clocks section.
10
ADC
11
UART
See the UART Serial Interface section.
12
SPI master
13
XIRQ0 (GPIO IRQ0 )
See the General-Purpose I/O section.
14
XIRQ1 (GPIO IRQ1)
See the General-Purpose I/O section.
15
Reserved
16
IRQ3 high voltage IRQ
High voltage interrupt; see the High Voltage Peripheral Control
Interface section.
17
SPI slave
18
XIRQ4 (GPIO IRQ4)
See the General-Purpose I/O section.
19
XIRQ5 (GPIO IRQ5)
See the General-Purpose I/O section.
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PDF描述
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