參數(shù)資料
型號(hào)： AD9627ABCPZ-80
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 6/76頁(yè)
文件大?。?/td> 0K
描述： IC ADC 12BIT 80MSPS 64LFCSP
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 12
采樣率（每秒）： 80M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 490mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
輸入數(shù)目和類型： 4 個(gè)單端，單極；2 個(gè)差分，單極
AD9627
Rev. B | Page 14 of 76
CLK+
DCO+
DCO–
CH A/CH B DATA
N
N+ 1
N+ 2
N+ 3
N+ 4
N+ 5
N+ 6
N+ 7
N+ 8
N – 12
N – 11
N – 9
N – 8
N – 7
N – 6
N – 5
N – 4
N – 13
CLK–
tCLK
tPD
tDCO
tCLK
tA
CH A/CH B FAST
DETECT
ABAB
ABABA
BABABA
BA
A
B
N – 10
N – 6
N – 5
N – 3
N – 2
N – 1
N
N + 1
N + 2
N – 7
ABAB
ABABA
BABABA
BA
A
B
N – 4
06
57
1-
00
3
Figure 3. LVDS Mode Data and Fast Detect Output Timing (Fast Detect Mode Select Bits = 001 Through Fast Detect Mode Select Bits = 100)
SYNC
CLK+
tHSYNC
tSSYNC
06
57
1-
0
04
Figure 4. SYNC Input Timing Requirements
CLK+
SMI SCLK
SMI SDFS
DATA
SMI SDO
CLK–
tCSSCLK
tSSCLKSDFS
tSSCLKSDO
06
57
1-
00
5
Figure 5. Signal Monitor SPORT Output Timing (Divide-by-2 Mode)
相關(guān)PDF資料
PDF描述
VE-BNL-IV-F3 CONVERTER MOD DC/DC 28V 150W
IDT7205L12PDG IC FIFO 8192X9 12NS 28PDIP
VE-BNJ-IV-F3 CONVERTER MOD DC/DC 36V 150W
VE-BNJ-IV-F2 CONVERTER MOD DC/DC 36V 150W
VE-BNF-IV-F3 CONVERTER MOD DC/DC 72V 150W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD9627BCPZ-105 制造商:Analog Devices 功能描述:ADC Dual Pipelined 105Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP
AD9627BCPZ11-105 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:
AD9627BCPZ11-150 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:
AD9627BCPZ-125 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:
AD9627BCPZ-150 制造商:Analog Devices 功能描述:ADC Dual Pipelined 150Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP 制造商:Analog Devices 功能描述:ADC Dual Pipelined 150Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP Tray
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