參數(shù)資料
型號(hào)： AD9627ABCPZ-80
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 3/76頁(yè)
文件大?。?/td> 0K
描述： IC ADC 12BIT 80MSPS 64LFCSP
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 12
采樣率（每秒）： 80M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 490mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤(pán)
輸入數(shù)目和類(lèi)型： 4 個(gè)單端，單極；2 個(gè)差分，單極
AD9627
Rev. B | Page 11 of 76
SWITCHING SPECIFICATIONS—AD9627-80/AD9627-105
AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 3.3 V, maximum sample rate, VIN = 1.0 dBFS differential input, 1.0 V internal reference, and
DCS enabled, unless otherwise noted.
Table 6.
Parameter
Temperature
AD9627-80
AD9627-105
Unit
Min
Typ
Max
Min
Typ
Max
CLOCK INPUT PARAMETERS
Input Clock Rate
Full
625
MHz
Conversion Rate
Full
20
80
20
105
MSPS
Full
10
80
10
105
MSPS
CLK Period—Divide-by-1 Mode (tCLK)
Full
12.5
9.5
ns
CLK Pulse Width High
Divide-by-1 Mode, DCS Enabled
Full
3.75
6.25
8.75
2.85
4.75
6.65
ns
Divide by-1-Mode, DCS Disabled
Full
5.63
6.25
6.88
4.28
4.75
5.23
ns
Divide-by-2 Mode, DCS Enabled
Full
1.6
ns
Divide-by-3 Through Divide-by-8
Modes, DCS Enabled
Full
0.8
ns
DATA OUTPUT PARAMETERS (DATA, FD)
CMOS Mode—DRVDD = 3.3 V
Data Propagation Delay (tPD)2
Full
2.2
4.5
6.4
2.2
4.5
6.4
ns
DCO Propagation Delay (tDCO)
Full
3.8
5.0
6.8
3.8
5.0
6.8
ns
Setup Time (tS)
Full
6.25
5.25
ns
Hold Time (tH)
Full
5.75
4.25
ns
CMOS Mode—DRVDD = 1.8 V
Data Propagation Delay (tPD)2
Full
2.4
5.2
6.9
2.4
5.2
6.9
ns
DCO Propagation Delay (tDCO)
Full
4.0
5.6
7.3
4.0
5.6
7.3
ns
Setup Time (tS)
Full
6.65
5.15
ns
Hold Time (tH)
Full
5.85
4.35
ns
LVDS Mode—DRVDD = 1.8 V
Data Propagation Delay (tPD)2
Full
2.0
4.8
6.3
2.0
4.8
6.3
ns
DCO Propagation Delay (tDCO)
Full
5.2
7.3
9.0
5.2
7.3
9.0
ns
CMOS Mode Pipeline Delay (Latency)
Full
12
Cycles
LVDS Mode Pipeline Delay (Latency)
Channel A/Channel B
Full
12/12.5
Cycles
Aperture Delay (tA)
Full
1.0
ns
Aperture Uncertainty (Jitter, tJ)
Full
0.1
ps rms
Wake-Up Time3
Full
350
μs
OUT-OF-RANGE RECOVERY TIME
Full
2
Cycles
1 Conversion rate is the clock rate after the divider.
2 Output propagation delay is measured from CLK 50% transition to DATA 50% transition, with 5 pF load.
3 Wake-up time is dependent on the value of the decoupling capacitors.
相關(guān)PDF資料
PDF描述
VE-BNL-IV-F3 CONVERTER MOD DC/DC 28V 150W
IDT7205L12PDG IC FIFO 8192X9 12NS 28PDIP
VE-BNJ-IV-F3 CONVERTER MOD DC/DC 36V 150W
VE-BNJ-IV-F2 CONVERTER MOD DC/DC 36V 150W
VE-BNF-IV-F3 CONVERTER MOD DC/DC 72V 150W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD9627BCPZ-105 制造商:Analog Devices 功能描述:ADC Dual Pipelined 105Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP
AD9627BCPZ11-105 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:
AD9627BCPZ11-150 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:
AD9627BCPZ-125 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:
AD9627BCPZ-150 制造商:Analog Devices 功能描述:ADC Dual Pipelined 150Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP 制造商:Analog Devices 功能描述:ADC Dual Pipelined 150Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP Tray
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