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參數資料
| 型號： | AD9512/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 3/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9512 |
| 設計資源： | AD9512 Eval Brd BOM AD9511/12 All Layers AD9511/12 Schematics AD9511/12 Gerber Files |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘分配 |
| 已用 IC / 零件： | AD9512 |
| 已供物品： | 板 |
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AD9512
Rev. A | Page 11 of 48
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK1 = 400 MHz
395
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT4) = 100 MHz
Divide Ratio = 4
LVDS (OUT3) = 50 MHz
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
367
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT3) = 100 MHz
Divide Ratio = 4
CMOS (OUT4) = 50 MHz (B Outputs Off)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
367
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT4) = 100 MHz
Divide Ratio = 4
CMOS (OUT3) = 50 MHz (B Outputs Off)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
548
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT3) = 100 MHz
Divide Ratio = 4
CMOS (OUT4) = 50 MHz (B Outputs On)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
548
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT4) = 100 MHz
Divide Ratio = 4
CMOS (OUT3) = 50 MHz (B Outputs On)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CMOS OUTPUT ADDITIVE TIME JITTER
CLK1 = 400 MHz
275
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
Both CMOS (OUT3, OUT4) = 100 MHz (B Output On)
Divide Ratio = 4
CLK1 = 400 MHz
400
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
CMOS (OUT3) = 100 MHz (B Output On)
Divide Ratio = 4
All LVPECL = 50 MHz
Interferer(s)
LVDS (OUT4) = 50 MHz
Interferer(s)
CLK1 = 400 MHz
374
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
CMOS (OUT3) = 100 MHz (B Output On)
Divide Ratio = 4
All LVPECL = 50 MHz
Interferer(s)
CMOS (OUT4) = 50 MHz (B Output Off)
Interferer(s)
CLK1 = 400 MHz
555
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
CMOS (OUT3) = 100 MHz (B Output On)
Divide Ratio = 4
All LVPECL = 50 MHz
Interferer(s)
CMOS (OUT4) = 50 MHz (B Output On)
Interferer(s)
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參數描述 |
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