fADC = 1/t<" />
參數(shù)資料
型號(hào)： AD7194BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 38/57頁
文件大?。?/td> 0K
描述： IC ADC 24BIT SPI 4.8K 32-LFCSP
產(chǎn)品培訓(xùn)模塊： Weigh Scale Introduction
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 24
采樣率（每秒）： 4.8k
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 32-WFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-WQ（5x5）
包裝： 管件
輸入數(shù)目和類型： 8 個(gè)差分，單極；8 個(gè)差分，雙極；16 個(gè)偽差分，單極；16 偽差分，雙極
產(chǎn)品目錄頁面： 777 (CN2011-ZH PDF)
其它名稱： AD7194BRUZ
AD7194BRUZ-ND
AD7194
Data Sheet
Rev. A | Page 42 of 56
The output data rate equals
fADC = 1/tSETTLE = fCLK/(3 × 1024 × FS[9:0])
where:
fADC is the output data rate.
fCLK is the master clock (4.92 MHz nominal).
FS[9:0] is the decimal equivalent of Bit FS9 to Bit FS0 in the
mode register.
When the analog input is constant or a channel change occurs,
valid conversions are available at a constant output data rate.
When conversions are being performed on a single channel and
a step change occurs on the analog input, the ADC continues to
output fully settled conversions if the step change is synchronized
with the conversion process. If the step change is asynchronous,
one conversion is output from the ADC that is not completely
settled (see Figure 38).
ANALOG
INPUT
ADC
OUTPUT
FULLY
SETTLED
1/
fADC
08566-
037
Figure 38. Sinc3 Zero Latency Operation
Table 31 provides examples of output data rates and the corres-
ponding FS values.
Table 31. Examples of Output Data Rates and the
Corresponding Settling Time (Zero Latency)
FS[9:0]
Output Data Rate (Hz)
Settling Time (ms)
480
3.3
300
96
16.7
60
80
20
50
Sinc3 50 Hz/60 Hz Rejection
Figure 39 show the frequency response of the sinc3 filter when
FS[9:0] is set to 96 and the master clock equals 4.92 MHz. The
output data rate is equal to 50 Hz when zero latency is disabled
and 16.7 Hz when zero latency is enabled. The sinc3 filter gives
50 Hz ± 1 Hz rejection of 95 dB minimum for a stable master clock.
–120
–110
–100
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
25
50
75
100
125
150
FREQUENCY (Hz)
FI
L
T
E
R
G
AI
N
(
d
B)
08566-
038
Figure 39. Sinc3 Filter Response (FS[9:0] = 96)
When FS[9:0] is set to 80 and the master clock equals
4.92 MHz, 60 Hz rejection is achieved (see Figure 40). The
output data rate is equal to 60 Hz when zero latency is disabled
and 20 Hz when zero latency is enabled. The sinc3 filter has
rejection of 95 dB minimum at 60 Hz ± 1 Hz, assuming a stable
master clock.
–120
–110
–100
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
30
60
90
120
150
FREQUENCY (Hz)
FI
L
T
E
R
G
AI
N
(
d
B)
08566-
039
Figure 40. Sinc3 Filter Response (FS[9:0] = 80)
相關(guān)PDF資料
PDF描述
AD7195BCPZ-RL7 IC AFE 24BIT 4.8K 32LFSP
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AD7226BQ IC DAC 8BIT QUAD W/AMP 20-CDIP
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD7194BCPZ-REEL 功能描述:IC ADC 24BIT SPI 4.8KHZ 32LFCSP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):16 采樣率（每秒）:45k 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 功率耗散（最大）:315mW 電壓電源:模擬和數(shù)字 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:28-SOIC W 包裝:帶卷 (TR) 輸入數(shù)目和類型:2 個(gè)單端，單極
AD7194BCPZ-REEL7 功能描述:IC ADC 24BIT SPI 4.8KHZ 32LFCSP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):16 采樣率（每秒）:45k 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 功率耗散（最大）:315mW 電壓電源:模擬和數(shù)字 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:28-SOIC W 包裝:帶卷 (TR) 輸入數(shù)目和類型:2 個(gè)單端，單極
AD7195 制造商:AD 制造商全稱:Analog Devices 功能描述:4.8 kHz, Ultralow Noise, 24-Bit Sigma-Delta ADC with PGA and AC Excitation
AD7195BCPZ 功能描述:IC AFE 24BIT 4.8K 32LFSP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模擬前端 (AFE) 系列:- 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:2,500 系列:- 位數(shù):- 通道數(shù):2 功率（瓦特）:- 電壓 - 電源，模擬:3 V ~ 3.6 V 電壓 - 電源，數(shù)字:3 V ~ 3.6 V 封裝/外殼:32-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:32-QFN（5x5） 包裝:帶卷 (TR)
AD7195BCPZ 制造商:Analog Devices 功能描述:IC ADC 24BIT 4.8KSPS CSP-32
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