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參數(shù)資料
| 型號： | AD6641BCPZ-500 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 3/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC IF RCVR 11BIT 200MSPS 56LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 應(yīng)用： | 無線通信系統(tǒng) |
| 接口： | CMOS，LVDS，并聯(lián)， 串行，SPI |
| 電源電壓： | 1.8 V ~ 2 V |
| 封裝/外殼： | 56-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 56-LFCSP-VQ（8x8） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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AD6641
Rev. 0 | Page 11 of 28
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS
FU
LL
EMPTY
PD1–
VIN+
VIN–
AVDD
CML
AVDD
NOTES
1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED PAD IS THE ONLY ANALOG GROUND
CONNECTION FOR THE CHIP. IT MUST BE CONNECTED TO PCB AGND.
AVDD
VREF
AVDD
PD
OR–
CL
K–
AVD
D
DR
VDD
DR
G
ND
FIL
L
–
FIL
L
+
DU
MP
CL
K+
AVD
D
PCLK–
PCLK+
DN
C
SPI_VDDIO
PD0–
PD0+
PD1+
PD2–
PD2+
DRVDD
DRGND
PD3–
PD3+
PD4–
PD4+
PD5–
PD5+
PD
O
R
+
SP_SDO
DN
C
DN
C
DN
C
SP_SD
F
S
SP_SCLK
DRG
N
D
DR
V
DD
SDIO SCLK CS
B
DN
C
PIN 1
INDICATOR
1
2
3
4
5
6
7
8
9
10
11
12
13
14
35
36
37
38
39
40
41
42
34
33
32
31
30
29
51 61 71
91
12
02
22 32 42 52 62 72 82
81
54
64
74
84
94
05
15
25
35
45
44 34
AD6641
55
65
TOP VIEW
(Not to Scale)
0
981
3-0
08
Figure 8. Pin Configuration for DDR LVDS Mode
Table 8. DDR LVDS Mode Pin Function Descriptions
Pin No.
Mnemonic
Description
0
EPAD
Exposed Pad. The exposed pad is the only ground connection for the chip. The pad must be
connected to PCB AGND.
1
PD0
PD0 Data Output (LSB)—Complement.
2
PD0+
PD0 Data Output (LSB)—True.
3
PD1
PD1 Data Output—Complement.
4
PD1+
PD1 Data Output—True.
5
PD2
PD2 Data Output—Complement.
6
PD2+
PD2 Data Output—True.
7, 24, 47
DRVDD
1.9 V Digital Output Supply.
8, 23, 48
DRGND
Digital Output Ground.
9
PD3
PD3 Data Output—Complement.
10
PD3+
PD3 Data Output—True.
11
PD4
PD4 Data Output—Complement.
12
PD4+
PD4 Data Output—True.
13
PD5
PD5 Data Output (MSB)—Complement.
14
PD5+
PD5 Data Output (MSB)—True.
15
PDOR
Overrange Output—Complement.
16
PDOR+
Overrange Output—True.
17
SP_SDO
SPORT Output.
18, 19, 20, 28, 54
DNC
Do Not Connect. Do not connect to this pin.
21
SP_SDFS
SPORT Frame Sync Input (Slave Mode)/Output (Master Mode).
22
SP_SCLK
SPORT Clock Input (Slave Mode)/Output (Master Mode).
25
SDIO
Serial Port Interface (SPI) Data Input/Output (Serial Port Mode).
26
SCLK
Serial Port Interface Clock (Serial Port Mode).
27
CSB
Serial Port Chip Select (Active Low).
29
SPI_VDDIO
1.9 V or 3.3 V SPI I/O Supply.
30, 32, 33, 34, 37, 38, 39,
41, 42, 43, 46
AVDD
1.9 V Analog Supply.
31
VREF
Voltage Reference Input/Output. Nominally 0.75 V.
35
VIN+
Analog Input—True.
36
VIN
Analog Input—Complement.
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