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參數(shù)資料
型號： AD6620ASZ-REEL
廠商： Analog Devices Inc
文件頁數(shù)： 42/44頁
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描述： IC DGTL RCVR DUAL 67MSPS 80-PQFP
標(biāo)準(zhǔn)包裝： 500
接口： 并行/串行
電源電壓： 3 V ~ 3.6 V
封裝/外殼： 80-BQFP
供應(yīng)商設(shè)備封裝： 80-PQFP（14x14）
包裝： 帶卷 (TR)
安裝類型： 表面貼裝
AD6620
–7–
REV. A
TIMING DIAGRAMS
CLK, INPUTS, PARALLEL OUTPUTS
RESET with PAR/SER = “1” establishes Parallel Outputs active.
tCLKH
tCLKL
tCLK
CLK
Figure 3. CLK Timing Requirements
CLK
IN[15:0]
EXP[2:0]
A/B
tSI
tHI
DATA
Figure 4. Input Data Timing Requirements
CLK
OUT[15:0]
VALID OUTPUT DATA
DVOUT
I/QOUT
tDPR
tDPF
I
Q
I
Q
IA
QA
IB
QB
tDPF
Figure 5. Parallel Output Switching Characteristics
SYNC PULSES: SLAVE OR MASTER
tSY
tHY
CLK
SYNC NCO
SYNC CIC
SYNC RCF
NOTE:
IN THE SLAVE MODE WITH SINGLE CHANNEL OPERATION, THE WIDTH
OF THE SYNC_NCO SHOULD BE ONE SAMPLE CLOCK CYCLE. IN DUAL
CHANNEL MODE, THE PULSEWIDTH SHOULD BE TWO SAMPLE CLOCK
CYCLES. IF A PULSE LONGER THAN SPECIFIED IS USED, THE NCO WILL
BE INHIBITED AND NOT INCREMENT PROPERLY.
Figure 6. SYNC Slave Timing Requirements
CLK
tCHP
tCPL
tCS
tCH
IN[15:0]
E[2:0]
A/B
N+1
N
tCLK
Figure 7. SYNC Master Delay
tRESL
RESET
Figure 8. Reset Timing Requirements
相關(guān)PDF資料
PDF描述
6274291-2 CONN JACK VERT PCB 75 OHM BNC
AD7669JNZ IC I/O PORT 8BIT ANLG 28DIP
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D38999/20JE26HN CONN RCPT 26POS WALL MNT W/PINS
AD7569KNZ IC I/O PORT 8BIT ANALOG 24DIP
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