All input signals are specified with tR
參數(shù)資料
型號(hào)： AD5066BRUZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 20/24頁(yè)
文件大?。?/td> 0K
描述： IC DAC 16BIT 2.7-5.5V QD 16TSSOP
標(biāo)準(zhǔn)包裝： 1,000
系列： nanoDAC™
設(shè)置時(shí)間： 15µs
位數(shù)： 16
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 單電源
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 4 電壓，雙極
采樣率（每秒）： *
AD5066
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TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2, VDD = 2.7 V to
5.5 V, all specifications TMIN to TMAX, unless otherwise noted. See Figure 2.
Table 4.
Parameter1
Symbol
Min
Typ
Max
Unit
SCLK Cycle Time
t
1
20
ns
SCLK High Time
t
2
10
ns
SCLK Low Time
t
3
10
ns
SYNC to SCLK Falling Edge Set-Up Time
t
4
17
ns
Data Set-Up Time
t
5
ns
Data Hold Time
t
6
5
ns
SCLK Falling Edge to SYNC Rising Edge
t
7
5
30
ns
Minimum SYNC High Time
t
8
Single Channel Update
3
s
All Channel Update
8
s
SYNC Rising Edge to SCLK Fall Ignore
t
9
17
ns
LDAC Pulse Width Low
t
10
20
ns
SCLK Falling Edge to LDAC Rising Edge
t
11
20
ns
CLR Pulse Width Low
t
12
10
ns
SCLK Falling Edge to LDAC Falling Edge
t
13
10
ns
CLR Pulse Activation Time
t
14
10.6
s
1 Maximum SCLK frequency is 50 MHz. Guaranteed by design and characterization; not production tested.
t4
t3
SCLK
SYNC
DIN
t1
t2
t5
t6
t7
t8
DB31
t9
t10
t11
LDAC 1
LDAC 2
t13
1ASYNCHRO NO US LDAC UPDATE M O DE.
2SYNCHRO NO US LDAC UPDATE M O DE.
CLR
t12
t14
VOUT
DB0
06845-
003
Figure 2. Serial Write Operation
相關(guān)PDF資料
PDF描述
AD5110BCPZ80-RL7 IC DGTL POT 128POS 80K 8LFCSP
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AD5116BCPZ80-500R7 IC DGTL POT 64POS 80K 8LFCSP
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參數(shù)描述
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AD506ATE883B 制造商:Analog 功能描述:Analog Multiplexer 28 PIN CLCC
AD506JH 制造商:Rochester Electronics LLC 功能描述:- Bulk
AD506KH 制造商:Rochester Electronics LLC 功能描述:- Bulk
AD506LH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Operational Amplifier
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