參數(shù)資料
型號： 935278338557
廠商： NXP SEMICONDUCTORS
元件分類： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA456
封裝： 27 X 27 MM, 1.75 MM HIEGHT, LEAD FREE, PLASTIC, MS-034, BGA-456
文件頁數(shù)： 445/828頁
文件大小： 7748K
代理商： 935278338557
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Philips Semiconductors
PNX15xx Series
Volume 1 of 1
PNX15XX_SER_3
Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Product data sheet
Rev. 3 — 17 March 2006
-5
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
Functional Description . . . . . . . . . . . . . . . . . . 9-1
Start and Warm Start . . . . . . . . . . . . . . . . . . . . . . 9-2
The Start Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
Warm Start. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
Observing Start State . . . . . . . . . . . . . . . . . . . . . 9-3
Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
Second Level of Arbitration. . . . . . . . . . . . . . . . . 9-6
Dynamic Ratios. . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
Pre-Emption. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
Back Log Buffer (BLB). . . . . . . . . . . . . . . . . . . . . 9-9
9
Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10
Memory Region Mapping Scheme . . . . . . . . . 9-10
DDR Memory Rank Locations . . . . . . . . . . . . . 9-12
Clock Programming . . . . . . . . . . . . . . . . . . . . . . 9-13
Power Management . . . . . . . . . . . . . . . . . . . . . . 9-13
Halting and Unhalting . . . . . . . . . . . . . . . . . . . . 9-14
MMIO Directed Halt . . . . . . . . . . . . . . . . . . . . . . 9-14
Auto Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14
Observing Halt Mode . . . . . . . . . . . . . . . . . . . . . 9-15
Sequence of Actions. . . . . . . . . . . . . . . . . . . . . . 9-16
Application Notes . . . . . . . . . . . . . . . . . . . . . . . 9-16
Memory Configurations . . . . . . . . . . . . . . . . . . . 9-16
Error Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
Data Coherency. . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
Programming the Internal Arbiter . . . . . . . . . . . 9-18
Timing Diagrams and Tables. . . . . . . . . . . . 9-20
Tcas Timing Parameter . . . . . . . . . . . . . . . . . . . 9-21
Trrd and Trc Timing Parameters . . . . . . . . . . . 9-21
Trfc Timing Parameter . . . . . . . . . . . . . . . . . . . . 9-21
Twr Timing Parameter . . . . . . . . . . . . . . . . . . . . 9-22
Tras Timing Parameter . . . . . . . . . . . . . . . . . . . 9-22
Trp Timing Parameter . . . . . . . . . . . . . . . . . . . . 9-22
Trcd_rd Timing Parameter. . . . . . . . . . . . . . . . . 9-23
Trcd_wr Timing Parameter . . . . . . . . . . . . . . . . 9-23
Register Descriptions . . . . . . . . . . . . . . . . . . . 9-23
Register Summary . . . . . . . . . . . . . . . . . . . . . . . 9-24
Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-32
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
LCD Controller Features . . . . . . . . . . . . . . . . . . 10-1
Functional Description . . . . . . . . . . . . . . . . . 10-1
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
Power Sequencing . . . . . . . . . . . . . . . . . . . . . . . 10-2
Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
Power Sequencing State Machine . . . . . . . . . 10-3
IDLE state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
DCEN state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
BLEN state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
PEPED state . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Gating Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Register Descriptions . . . . . . . . . . . . . . . . . . . 10-6
LCD MMIO Registers . . . . . . . . . . . . . . . . . . . . . 10-7
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
Functional Description . . . . . . . . . . . . . . . . . 11-4
QVCP Block Diagram . . . . . . . . . . . . . . . . . . . . 11-4
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
Layer Resources and Functions . . . . . . . . . . . 11-6
Pixel Formatter Unit (PFU) . . . . . . . . . . . . . . . . 11-7
7
Chroma Upsample Filter (CUPS) . . . . . . . . . 11-11
Linear Interpolator (LINT) . . . . . . . . . . . . . . . . 11-11
(VCBM)11-11
Layer and Fetch Control . . . . . . . . . . . . . . . . . 11-12
Pool Resources and Functions . . . . . . . . . . . 11-13
CLUT (Color Look Up Table) . . . . . . . . . . . . . 11-13
13
Color Features (CFTR) Unit . . . . . . . . . . . . . . 11-14
PLAN (Semi Planar DMA) Unit . . . . . . . . . . . . 11-15
Screen Timing Generator . . . . . . . . . . . . . . . . 11-15
Mixer Structure . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
Key Generation . . . . . . . . . . . . . . . . . . . . . . . . . 11-18
Alpha Blending. . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
Output Pipeline Structure. . . . . . . . . . . . . . . . . 11-19
Supported Output Formats . . . . . . . . . . . . . . . 11-20
Layer Selection . . . . . . . . . . . . . . . . . . . . . . . . . 11-20
ONSH)11-20
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