參數資料
型號： XRT94L33IB
廠商： Exar Corporation
文件頁數： 304/465頁
文件大小： 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標準包裝： 24
應用： 網絡切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應商設備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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XRT94L33
xr
Rev.1.2.0.
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
372
1. The “Interval” SF Detector will accumulate B2 errors over a much greater amount of time (e.g., 8 times
greater) than that of the “Burst” SF Detector; when determine whether to declare/clear the SF condition, or
not.
2. The “Interval” SF Detector permits a “user-defined” hysteresis between the conditions required to declare
and clear the SF condition. The “Burst” SF Detector permits no hysteresis between the conditions required to
declare and clear the SF condition.
2.3.1.14.1
The Definition of B2 Errors
The Receive STS-3 TOH Processor block can be configured to tally B2 errors in one of two-different
manners.
On a “per-bit” basis
On a “per-frame” basis
If the user configures the Receive STS-3 TOH Processor block to “tally” B2 errors on a “per-bit” basis, then it
will declare an error for each bit (within the incoming B2 byte) that is determined to be in error. In this case,
the Receive STS-3 TOH Processor block can declare as many as 8 B2 errors, per STS-3 frame (e.g., when
all 8 bit, within the incoming B2 byte, are in error).
Conversely, if the user configures the Receive STS-3 TOH Processor block to “tally” B2 errors on a “per-
frame” basis, then it will declare a single B2 error, anytime an incoming B2 byte is determined to be in error.
In this case, the Receive STS-3 TOH Processor block will only declare as many as 1 B2 error, per STS-3
frame.
The user can configure the Receive STS-3 TOH Processor block to “tally” B2 errors on a “per-bit” basis, by
setting Bit 1 (B2 Error Type), within the “Receive STS-3 Transport Control Register – Byte 0” to “0”, as
depicted below.
Receive STS-3 Transport Control Register – Byte 0 (Address = 0x1103)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
SF Detect
Enable
SD Detect
Enable
Descramble
Disable
SDH/SONET*
REI-L Error
Type
B2 Error
Type
B1 Error
Type
R/O
R/W
0
Likewise, the user can configure the Receive STS-3 TOH Processor block to “tally” B2 errors on a “per-frame”
basis, by setting Bit 1 (B2 Error Type) to “1”, as depicted below.
Receive STS-3 Transport Control Register – Byte 0 (Address = 0x1103)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
SF Detect
Enable
SD Detect
Enable
Descramble
Disable
SDH/
SONET*
REI-L
Error Type
B2 Error
Type
B1 Error
Type
R/O
R/W
0
1
0
This configuration option, on how the Receive STS-3 TOH Processor block “tallies” B2 errors impacts the
following functions.
The SF Declaration and Clearance Criteria
The SD Declaration and Clearance Criteria
The values that the corresponding Transmit STS-3 TOH Processor block, will transmit to the remote
terminal, via the REI-L bit-fields (within the M0 byte).
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PDF描述
VI-B4J-IW-F1 CONVERTER MOD DC/DC 36V 100W
5413558-1 CONN JACK BNC RT ANG 75 OHM GOLD
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