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參數(shù)資料
| 型號： | XRD98L62ACV-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 6/37頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD DIGITIZER 12BIT 48TQFP |
| 標準包裝： | 250 |
| 位數(shù)： | 12 |
| 通道數(shù)： | 1 |
| 電壓 - 電源，模擬： | 2.7 V ~ 3.6 V |
| 電壓 - 電源，數(shù)字： | 2.7 V ~ 3.6 V |
| 封裝/外殼： | 48-TQFP |
| 供應商設備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤 |
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XRD98L62
14
Rev. P2.00
Preliminary
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Clock
CLKtest Nullamp CMtest Fastclk CLAMPopt Oneshot ClampCal
SPIXopt
RSTreject VSreject
Default
0
000
0
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Delay A
DelayA[8]
DelayA[7]
DelayA[6]
DelayA[5]
DelayA[4]
DelayA[3]
DelayA[2]
DelayA[1]
DelayA[0]
Default
0
00000
0000
Delay A Register (Reg. 11, Address 001011)
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Delay B
DelayB[8]
DelayB[7]
DelayB[6]
DelayB[5]
DelayB[4]
DelayB[3]
DelayB[2]
DelayB[1]
DelayB[0]
Default
0
00000
0000
DelayB Register (Reg. 12, Address 001100)
The DelayA & DelayB registers are used to add internal delay to the pixel rate clocks.
For each 3 bit delay parameter, 000 is minimum delay, 111 is maximum delay (
7ns).
DelayA[8:6]: ADC Clock delay.
DelayA[5:3]:
φ1 trailing edge delay.
DelayA[2:0]:
φ1 leading edge delay.
DelayB[8:6]: Delay for SPIX option.
DelayB[5:3]:
φ2 trailing edge delay.
DelayB[2:0]:
φ2 leading edge delay.
Clock Register (Reg. 10, Address 001010)
The Clock register is used to set various clocking options.
CLKtest=0, Please leave this bit in the default setting.
Nullamp=0, Please leave this bit in the default setting.
CMtest=0, Please leave this bit in the default setting.
Fastclk=0, Please leave this bit in the default setting.
CLAMPopt=0, DC Restore bias is on only during CLAMP.
CLAMPopt=1, DC Restore bias is always ON.
OneShot=0, CAL defines OB pixels. Clamp controls DC restore.
OneShot=1, CAL controls DC restore and defines OB pixels. CLAMP used for VS reject.
ClampCal=0, CLAMP at start of line, CAL at end of line (affects VS reject).
ClampCal=1, CAL at start of line, CLAMP at end of line (affects VS reject).
SPIXopt=0,
φ2 starts DelayA[5:3] + DelayB[8:6] after SBLK trailing edge
SPIXopt=1,
φ2 starts DelayB[2:0] after SPIX pin leading edge.
RSTreject=0, Reset reject switch (
φ3) not clocked, always on.
RSTreject=1, Reset reject switch (
φ3) clocked.
VSreject=0, Vertical Shift Reject is inactive.
VSreject=1, Vertical Shift Reject is active.
相關PDF資料 |
PDF描述 |
|---|---|
| XRD98L63AIV-F | IC CCD DIGITIZER 12BIT 48TQFP |
| XRT71D00IQ-F | IC JITTER ATTENUATOR SGL 32TQFP |
| XRT71D03IV-F | IC JITTER ATTENUATOR 3CH 64TQFP |
| XRT71D04IV | IC JITTER ATTENUATOR 4CH 80TQFP |
| XRT8000IP-F | IC WAN CLOCK E1/E1 DUAL 18PDIP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XRD98L62EVAL | 功能描述:數(shù)據(jù)轉換 IC 開發(fā)工具 XRD98L62 EVAL BOARD RoHS:否 制造商:Texas Instruments 產(chǎn)品:Demonstration Kits 類型:ADC 工具用于評估:ADS130E08 接口類型:SPI 工作電源電壓:- 6 V to + 6 V |
| XRD98L62ZEVAL | 功能描述:數(shù)據(jù)轉換 IC 開發(fā)工具 Eval Board (Solder) XRD98L62AIV RoHS:否 制造商:Texas Instruments 產(chǎn)品:Demonstration Kits 類型:ADC 工具用于評估:ADS130E08 接口類型:SPI 工作電源電壓:- 6 V to + 6 V |
| XRD98L63 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CCD Image Digitizers with CDS, PGA and 12-Bit A/D |
| XRD98L63AIV | 制造商:EXAR 制造商全稱:EXAR 功能描述:CCD Image Digitizers with CDS, PGA and 12-Bit A/D |
| XRD98L63AIV-F | 功能描述:模數(shù)轉換器 - ADC RoHS:否 制造商:Texas Instruments 通道數(shù)量:2 結構:Sigma-Delta 轉換速率:125 SPs to 8 KSPs 分辨率:24 bit 輸入類型:Differential 信噪比:107 dB 接口類型:SPI 工作電源電壓:1.7 V to 3.6 V, 2.7 V to 5.25 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:VQFN-32 |
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