FIGURE 21. RECEIVE R
參數(shù)資料
型號： XR19L402IL48-F
廠商： Exar Corporation
文件頁數(shù)： 42/49頁
文件大?。?/td> 0K
描述： IC UART/TXRX RS485 48QFN
標(biāo)準(zhǔn)包裝： 260
特點： *
通道數(shù)： 2，DUART
FIFO's： 64 字節(jié)
規(guī)程： RS485
電源電壓： 3.3V，5V
帶自動流量控制功能： 是
帶IrDA 編碼器/解碼器： 是
帶故障啟動位檢測功能： 是
帶調(diào)制解調(diào)器控制功能： 是
帶CMOS： 是
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 48-QFN-EP（7x7）
包裝： 托盤
FIGURE 21. RECEIVE READY INTERRUPT TIMING [FIFO MODE]
RX
INT
D0:D7
S
T
SSR
RXINTDMA#
RX FIFO fills up to RX
Trigger Level or RX Data
Timeout
RX FIFO drops
below RX
Trigger Level
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
SSI
IOR#
T
RRI
(Reading data out
of RX FIFO)
FIGURE 22. TRANSMIT READY INTERRUPT TIMING [FIFO MODE]
TX
INT*
TX INT
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
WRI
Last Data Byte
Transmitted
TX FIFO fills up
to trigger level
TX FIFO drops
below trigger level
TX FIFO
Empty
T
S
T
SI
ISR is read
IER[1]
enabled
ISR is read
IOW#
(Loading data
into FIFO)
*INT is cleared when the ISR is read or when TX FIFO fills up to the trigger level.
XR19L402
47
REV. 1.0.3
TWO CHANNEL INTEGRATED UART AND RS-485 TRANSCEIVER
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PDF描述
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