- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4210 > XCV812E-6BG560C (Xilinx Inc)IC FPGA 1.8V C-TEMP 560-MBGA PDF資料下載
參數(shù)資料
| 型號： | XCV812E-6BG560C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 88/118頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 560-MBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex®-E EM |
| LAB/CLB數(shù)： | 4704 |
| 邏輯元件/單元數(shù)： | 21168 |
| RAM 位總計： | 1146880 |
| 輸入/輸出數(shù)： | 404 |
| 門數(shù)： | 254016 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 560-LBGA，金屬 |
| 供應商設備封裝： | 560-MBGA（42.5x42.5） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁當前第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁
Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
DS025-3 (v3.0) March 21, 2014
Module 3 of 4
15
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Block RAM Switching Characteristics
TBUF Switching Characteristics
JTAG Test Access Port Switching Characteristics
Description(1)
Symbol
Speed Grade
Units
Min
-8
-7
-6
Sequential Delays
Clock CLK to DOUT output
TBCKO
0.63
2.46
3.1
3.5
ns, max
Setup and Hold Times before Clock CLK
ADDR inputs
TBACK/TBCKA
0.42 / 0
0.9 / 0
1.0 / 0
1.1 / 0
ns, min
DIN inputs
TBDCK/TBCKD
0.42 / 0
0.9 / 0
1.0 / 0
1.1 / 0
ns, min
EN input
TBECK/TBCKE
0.97 / 0
2.0 / 0
2.2 / 0
2.5 / 0
ns, min
RST input
TBRCK/TBCKR
0.9 / 0
1.8 / 0
2.1 / 0
2.3 / 0
ns, min
WEN input
TBWCK/TBCKW
0.86 / 0
1.7 / 0
2.0 / 0
2.2 / 0
ns, min
Clock CLK
Minimum Pulse Width, High
TBPWH
0.6
1.2
1.35
1.5
ns, min
Minimum Pulse Width, Low
TBPWL
0.6
1.2
1.35
1.5
ns, min
CLKA -> CLKB setup time for different ports
TBCCS
1.2
2.4
2.7
3.0
ns, min
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but
if a “0” is listed, there is no positive hold time.
Description
Symbol
Speed Grade
Units
Min
-8
-7
-6
Combinatorial Delays
IN input to OUT output
TIO
0.0
0 .0
ns, max
TRI input to OUT output high-impedance
TOFF
0.05
0.092
0.10
0.11
ns, max
TRI input to valid data on OUT output
TON
0.05
0.092
0.10
0.11
ns, max
Description
Symbol
Value
Units
TMS and TDI Setup times before TCK
TTAPTK
4.0
ns, min
TMS and TDI Hold times after TCK
TTCKTAP
2.0
ns, min
Output delay from clock TCK to output TDO
TTCKTDO
11.0
ns, max
Maximum TCK clock frequency
FTCK
33
MHz, max
相關PDF資料 |
PDF描述 |
|---|---|
| FMC19DREF-S13 | CONN EDGECARD 38POS .100 EXTEND |
| XC6VLX240T-1FF1156C | IC FPGA VIRTEX 6 241K 1156FFBGA |
| ACB60DHAS | CONN EDGECARD 120PS R/A .050 DIP |
| XC6VLX195T-1FF784I | IC FPGA VIRTEX-6LXT 784FFBGA |
| HMC60DRTI-S93 | CONN EDGECARD 120PS DIP .100 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XCV812E-6BG560I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-6BG676C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-6BG676I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-6BG900C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-6BG900I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復。