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參數(shù)資料
| 型號： | ADN2855ACPZ-R7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 2/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK/RECOVERY MULTI 32LFCSP |
| 標準包裝： | 1,500 |
| 類型： | 時鐘和數(shù)據(jù)恢復(fù)（CDR） |
| PLL： | 是 |
| 主要目的： | GPON，BPON，GEPON |
| 輸入： | CML |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 200MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 帶卷 (TR) |
ADN2855
Rev. A | Page 10 of 20
Table 7. Internal Register Map1
Reg. Name
R/W
Address
D7
D6
D5
D4
D3
D2
D1
D0
CTRLA
W
0x08
FREF range
Data rate/DIV_FREF ratio
0
Lock to REFCLK
CTRLA_RD
R
0x05
Readback CTRLA
CTRLB
W
0x09
0
Initiate
acquisition
0
CTRLB_RD
R
0x06
Readback CTRLB
CTRLC
W
0x11
0
Bus swap
Parallel
CLKOUT mode
RxCLK phase
adjust
0
Output boost
CTRLD
W
0x22
Output
mode
Disable
data buffer
Disable clock
buffer
0
Serial CLKOUT
mode
1
All writeable registers default to 0x00.
Table 8. Control Register, CTRLA1
Bit No.
Description
[7:6]
FREF range
00 = 10 MHz to 25 MHz
01 = 25 MHz to 50 MHz
10 = 50 MHz to 100 MHz
11 = 100 MHz to 200 MHz
[5:2]
Data rate/DIV_FREF ratio
0000 = 1
0001 = 2
0010 = 4
…
n = 2n
…
1000 = 256
[1]
Set to 0
[0]
Lock to RFCLK
0 = lock to input data
1 = lock to reference clock
1
Where DIV_FREF is the divided down reference referred to the 10 MHz to
20 MHz band (see the Reference Clock section).
Table 9. Control Register, CTRLB
Bit No.
Description
[7:6]
Set to 0
[5]
Initiate acquisition; write a 1 followed by 0
to initiate a new acquisition
[4:0]
Set to 0
Table 10. Control Register, CTRLC
Bit No.
Description
[7:6]
Set to 0
[5]
Bus swap
0 = DAT3 is earliest bit
1 = DAT0 is earliest bit
[4]
Parallel CLKOUT mode
0 = full rate parallel clock
1 = half rate parallel clock (DDR mode)
[3:2]
RxCLK phase adjust
00 = CLK edge in center of eye
01 = +2 UI vs. baseline (CLK edge aligned with
data transition)
10 = +0.5 UI vs. baseline
11 = 1.5 UI vs. baseline
[1]
Set to 0
[0]
Output boost
0 = default
1 = boost output swing
Table 11. Control Register, CTRLD
Bit No.
Description
[7]
Output mode
0 = parallel output
1 = serial output
[6]
Disable data buffer
0 = default
1 = disable data output buffer
[5]
Disable clock buffer
0 = default
1 = disable clock output buffer
[4:1]
Set to 0
[0]
Serial CLKOUT mode
0 = half rate serial clock
1 = full rate serial clock
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