參數(shù)資料
型號(hào)： XCCACE128-I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 54/69頁(yè)
文件大?。?/td> 0K
描述： IC 128MBIT ACE FLASH CARD
標(biāo)準(zhǔn)包裝： 1
存儲(chǔ)容量： 128Mb
存儲(chǔ)器類(lèi)型： FLASH
System ACE CompactFlash Solution
58
DS080 (v3.0) April 7, 2014
Product Specification
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CompactFlash Interface Timing Characteristics
Configuration JTAG Interface Timing Characteristics
Table 30: CompactFlash Interface Timing Characteristics
Symbol
Parameter
Min
Max
Units
TS(CFCDCLK)
CFCD1 and CFCD2 setup time before rising edge of CLK
4
ns
TS(CFDCLK)
CFD[15:0] setup time before rising edge of CLK
4
ns
TS(CFWAITCLK)
CFWAIT setup time before rising edge of CLK
4
ns
TH(CLKCFCD)
CFCD1 and CFCD2 hold time after rising edge of CLK
5
ns
TH(CLKCFD)
CFD[15:0] hold time after rising edge of CLK
5
ns
TH(CLKCFWAIT)
CFWAIT hold time after rising edge of CLK
4
ns
TD(CLKCFA)
CLK rising edge to CFA[10:0]
19
ns
TD(CLKCFCE)
CLK rising edge to CFCE1 and CFCE2
16
ns
TD(CLKCFD)
CLK rising edge to CFD[15:0]
19
ns
TD(CLKCFOE)
CLK rising edge to CFOE
16
ns
TD(CLKCFWE)
CLK rising edge to CFWE
16
ns
Table 31: Configuration JTAG Interface Timing Characteristics
Symbol
Parameter
Min
Max
Units
TS(CFGADDRCLK)
CFGADDR[2:0] setup time before rising edge of CLK
6
ns
TS(CFGINITCLK)
CFGINIT setup time before rising edge of CLK
11
ns
TS(CFGMODEPINCLK)
CFGMODEPIN setup time before rising edge of CLK
7
ns
TS(CFGTDICLK)
CFGTDI setup time before falling edge of CLK
4
ns
TH(CLKCFGADDR)
CFGADDR[2:0] hold time after rising edge of CLK
5
ns
TH(CLKCFGINIT)
CFGINIT hold time after rising edge of CLK
0
ns
TH(CLKCFGMODEPIN)
CFGMODEPIN hold time after rising edge of CLK
5
ns
TH(CLKCFGTDI)
CFGTDI hold time after falling edge of CLK
4
ns
TD(CLKCFGTDO)
CLK falling edge to CFGTDO
16
ns
TD(CLKCFGTMS)
CLK falling edge to CFGTMS
20
ns
TD(CLKCFGTCK)
Propagation delay from CLK to CFGTCK
15
ns
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PDF描述
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