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參數(shù)資料
| 型號： | UPD78F0537GB(A)-GAH-AX |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, LEAD FREE, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 364/649頁 |
| 文件大?。?/td> | 5363K |
| 代理商： | UPD78F0537GB(A)-GAH-AX |
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CHAPTER 17 SERIAL INTERFACE IIC0
User’s Manual U17260EJ6V0UD
426
(2) IIC status register 0 (IICS0)
This register indicates the status of I
2C.
IICS0 is read by a 1-bit or 8-bit memory manipulation instruction only when STT0 = 1 and during the wait
period.
Reset signal generation sets IICS0 to 00H.
Caution
If data is read from IICS0, a wait cycle is generated. Do not read data from IICS0 when the
CPU is operating on the subsystem clock and the peripheral hardware clock is stopped. For
details, see CHAPTER 35 CAUTIONS FOR WAIT.
Figure 17-6. Format of IIC Status Register 0 (IICS0) (1/3)
Address: FFAAH
After reset: 00H
R
Symbol
<7>
<6>
<5>
<4>
<3>
<2>
<1>
<0>
IICS0
MSTS0
ALD0
EXC0
COI0
TRC0
ACKD0
STD0
SPD0
MSTS0
Master device status
0
Slave device status or communication standby status
1
Master device communication status
Condition for clearing (MSTS0 = 0)
Condition for setting (MSTS0 = 1)
When a stop condition is detected
When ALD0 = 1 (arbitration loss)
Cleared by LREL0 = 1 (exit from communications)
When IICE0 changes from 1 to 0 (operation stop)
Reset
When a start condition is generated
ALD0
Detection of arbitration loss
0
This status means either that there was no arbitration or that the arbitration result was a “win”.
1
This status indicates the arbitration result was a “l(fā)oss”. MSTS0 is cleared.
Condition for clearing (ALD0 = 0)
Condition for setting (ALD0 = 1)
Automatically cleared after IICS0 is read
Note
When IICE0 changes from 1 to 0 (operation stop)
Reset
When the arbitration result is a “l(fā)oss”.
EXC0
Detection of extension code reception
0
Extension code was not received.
1
Extension code was received.
Condition for clearing (EXC0 = 0)
Condition for setting (EXC0 = 1)
When a start condition is detected
When a stop condition is detected
Cleared by LREL0 = 1 (exit from communications)
When IICE0 changes from 1 to 0 (operation stop)
Reset
When the higher four bits of the received address data is
either “0000” or “1111” (set at the rising edge of the
eighth clock).
Note This register is also cleared when a 1-bit memory manipulation instruction is executed for bits other
than IICS0. Therefore, when using the ALD0 bit, read the data of this bit before the data of the other
bits.
Remark
LREL0: Bit 6 of IIC control register 0 (IICC0)
IICE0:
Bit 7 of IIC control register 0 (IICC0)
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