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參數(shù)資料
| 型號： | UPD78F0537GB(A)-GAH-AX |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, LEAD FREE, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 584/649頁 |
| 文件大小： | 5363K |
| 代理商： | UPD78F0537GB(A)-GAH-AX |
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CHAPTER 29 ELECTRICAL SPECIFICATIONS (STANDARD PRODUCTS)
User’s Manual U17260EJ6V0UD
624
Standard products
AC Characteristics
(1) Basic operation
(TA =
40 to +85°C, 1.8 V ≤ VDD = EVDD ≤ 5.5 V, AVREF ≤ VDD, VSS = EVSS = AVSS = 0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
4.0 V
≤ VDD ≤ 5.5 V
0.1
32
s
2.7 V
≤ VDD < 4.0 V
0.2
32
s
Main system clock (fXP)
operation
1.8 V
≤ VDD < 2.7 V 0.4Note 1
32
s
Instruction cycle (minimum
instruction execution time)
TCY
Subsystem clock (fSUB) operation
114
122
125
s
4.0 V
≤ VDD ≤ 5.5 V
20
MHz
2.7 V
≤ VDD < 4.0 V
10
MHz
fPRS = fXH
(XSEL = 1)
1.8 V
≤ VDD < 2.7 V
5
MHz
2.7 V
≤ VDD < 5.5 V
7.6
8.4
MHz
Peripheral hardware clock
frequency
fPRS
fPRS = fRH
(XSEL = 0)
1.8 V
≤ VDD < 2.7 VNote 2
7.6
10.4
MHz
4.0 V
≤ VDD ≤ 5.5 V
1.0
Note 3
20.0
MHz
2.7 V
≤ VDD < 4.0 V
1.0
Note 3
10.0
MHz
External main system clock
frequency
fEXCLK
1.8 V
≤ VDD < 2.7 V
1.0
5.0
MHz
4.0 V
≤ VDD ≤ 5.5 V
24
ns
2.7 V
≤ VDD < 4.0 V
48
ns
External main system clock input
high-level width, low-level width
tEXCLKH,
tEXCLKL
1.8 V
≤ VDD < 2.7 V
96
ns
External subsystem clock
frequency
fEXCLKS
32
32.768
35
kHz
External subsystem clock input
high-level width, low-level width
tEXCLKSH,
tEXCLKSL
12
s
4.0 V
≤ VDD ≤ 5.5 V
2/fsam +
0.1
Note 5
s
2.7 V
≤ VDD < 4.0 V
2/fsam +
0.2
Note 5
s
TI000, TI010, TI001
Note 4, TI011Note 4
input high-level width, low-level
width
tTIH0,
tTIL0
1.8 V
≤ VDD < 2.7 V
2/fsam +
0.5
Note 5
s
4.0 V
≤ VDD ≤ 5.5 V
10
MHz
2.7 V
≤ VDD < 4.0 V
10
MHz
TI50, TI51 input frequency
fTI5
1.8 V
≤ VDD < 2.7 V
5
MHz
4.0 V
≤ VDD ≤ 5.5 V
50
ns
2.7 V
≤ VDD < 4.0 V
50
ns
TI50, TI51 input high-level width,
low-level width
tTIH5,
tTIL5
1.8 V
≤ VDD < 2.7 V
100
ns
Interrupt input high-level width,
low-level width
tINTH,
tINTL
1
s
Key interrupt input low-level width tKR
250
ns
RESET low-level width
tRSL
10
s
Notes 1.
0.38
s when operating with the 8 MHz internal oscillator.
2.
Characteristics of the main system clock frequency. Set the division clock to be set by a peripheral
function to fRH/2 or less.
3.
2.0 MHz (MIN.) when using UART6 during on-board programming.
4.
PD78F0534, 78F0535, 78F0536, 78F0537, and 78F0537D only.
5.
Selection of fsam = fPRS, fPRS/4, fPRS/256, or fPRS, fPRS/16, fPRS/64 is possible using bits 0 and 1 (PRM000,
PRM001 or PRM010, PRM011) of prescaler mode registers 00 and 01 (PRM00, PRM01). Note that
when selecting the TI000 or TI001 valid edge as the count clock, fsam = fPRS.
<R>
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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