參數(shù)資料
型號： UPD789417AGK-XXX-9EU
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 5 MHz, MICROCONTROLLER, PQFP80
封裝： 12 X 12 MM, PLASTIC, TQFP-80
文件頁數(shù)： 208/320頁
文件大?。?/td> 2550K
代理商： UPD789417AGK-XXX-9EU
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CHAPTER 21 ELECTRICAL SPECIFICATIONS
286
User’s Manual U13952EJ3V1UD
(2) Serial interface (TA =
40 to +85°C, VDD = 1.8 to 5.5 V)
(a) 3-wire serial I/O mode (SCK ... Internal clock output)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
VDD = 2.7 to 5.5 V
800
ns
SCK cycle time
tKCY1
VDD = 1.8 to 5.5 V
3200
ns
VDD = 2.7 to 5.5 V
tKCY1/2
50
ns
SCK high-/low-level
widths
tKH1, tKL1
VDD = 1.8 to 5.5 V
tKCY1/2
150
ns
VDD = 2.7 to 5.5 V
150
ns
SI setup time
(to SCK
↑)
tSIK1
VDD = 1.8 to 5.5 V
500
ns
VDD = 2.7 to 5.5 V
400
ns
SI hold time
(from SCK
↑)
tKSI1
VDD = 1.8 to 5.5 V
600
ns
VDD = 2.7 to 5.5 V
0
250
ns
SO output delay time
from SCK
↓
tKSO1
R = 1 k
,
C = 100 pF
Note
VDD = 1.8 to 5.5 V
0
1000
ns
Note R and C are the load resistance and load capacitance of the SO output line.
(b) 3-wire serial I/O mode (SCK ... External clock input)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
VDD = 2.7 to 5.5 V
900
ns
SCK cycle time
tKCY2
VDD = 1.8 to 5.5 V
3500
ns
VDD = 2.7 to 5.5 V
400
ns
SCK high-/low-level
widths
tKH2, tKL2
VDD = 1.8 to 5.5 V
1600
ns
VDD = 2.7 to 5.5 V
100
ns
SI setup time
(to SCK
↑)
tSIK2
VDD = 1.8 to 5.5 V
150
ns
VDD = 2.7 to 5.5 V
400
ns
SI hold time
(from SCK
↑)
tKSI2
VDD = 1.8 to 5.5 V
600
ns
VDD = 2.7 to 5.5 V
0
300
ns
SO output delay time
from SCK
↓
tKSO2
R = 1 k
,
C = 100 pF
Note
VDD = 1.8 to 5.5 V
0
1000
ns
Note R and C are the load resistance and load capacitance of the SO output line.
(c) UART mode (dedicated baud rate generator output)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
VDD = 2.7 to 5.5 V
78125
bps
Transfer rate
VDD = 1.8 to 5.5 V
19531
bps
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