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參數(shù)資料
| 型號(hào)： | UPD780134GC-XXX-8BS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 10 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 14 X 14 MM, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 166/507頁 |
| 文件大?。?/td> | 3126K |
| 代理商： | UPD780134GC-XXX-8BS |
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CHAPTER 12 A/D CONVERTER
Preliminary User’s Manual U16228EJ1V0UD
248
12.2 Configuration of A/D Converter
The A/D converter consists of the following hardware.
Table 12-1. Configuration of A/D Converter
Item
Configuration
Analog input
8 channels (ANI0 to ANI7)
Registers
Successive approximation register (SAR)
A/D conversion result register (ADCR)
Control registers
A/D converter mode register (ADM)
Analog input channel specification register (ADS)
Power-fail comparison mode register (PFM)
Power-fail comparison threshold register (PFT)
(1) Successive approximation register (SAR)
This register compares the analog input voltage value with the voltage tap (compare voltage) value applied from
the series resistor string, and holds the result starting from the most significant bit (MSB).
When the result up to the least significant bit (LSB) is held (end of A/D conversion), the SAR contents are
transferred to the A/D conversion result register.
(2) A/D conversion result register (ADCR)
The ADCR is 16-bit register that stores the A/D conversion result. The lower six bits are fixed to 0. Each time
A/D conversion ends, the conversion result is loaded from the successive approximation register, and is stored in
ADCR in order starting from the most significant bit (MSB).
ADCR can be read by a 16-bit memory manipulation instruction.
RESET input makes ADCR undefined.
Figure 12-3. Format of A/D Conversion Register (ADCR)
Symbol
Address: FF08H, FF09H
After reset: Undefined
R
FF09H
FF08H
0
ADCR
Cautions 1. When writing to the A/D converter mode register (ADM) and analog input channel
specification register (ADS), the contents of ADCR may become undefined.
Read the
conversion result following conversion completion before writing to ADM and ADS. Using
timing other than the above may cause an incorrect conversion result to be read.
2. If data is read from ADCR, a wait cycle is generated. For details, refer to CHAPTER 31
CAUTIONS FOR WAIT.
(3) Sample & hold circuit
The sample & hold circuit samples each analog input signal sequentially applied from the input circuit, and sends
it to the voltage comparator. This circuit holds the sampled analog input voltage value during A/D conversion.
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