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參數(shù)資料
| 型號： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數(shù)： | 93/246頁 |
| 文件大小： | 1563K |
| 代理商： | TR4101 |
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Exception Processing Overview
6-3
Table 6.1
TR4101 Exceptions
Exception
16-Bit
Mode
Cause
Reset
Yes
Assertion of the reset signal (BCPU_RESETN).
TLB Miss
1
1. These exceptions are taken only if the MTLBMISSEXCP, MTLBMODEXCP, and MUTLBMISSEXCP
input pins are asserted, usually by an MMU. For more details, please refer to Chapter 4 in the
TinyRISC Building Blocks Technical Manual
2. For definitions of Kernel space and User space, please refer to Figure 7.6, on page 7-16.
Yes
A referenced TLB entry’s valid bit is not set or a reference is made
to a page in kernel address space that has no matching TLB entry.
TLB Modified
1
Yes
During a store, the referenced TLB entry’s valid bit is set but the dirty
bit is not set.
User TLB Miss
1
Yes
A reference is made to a page in user address space that has no
matching TLB entry.
Bus Error
Yes
Assertion of the bus error signal (BBEP).
Address Error
2
Yes
Attempt to load, fetch, or store an unaligned address, or reference
to a virtual address in kernel address space (most significant bit set)
while in User mode.
Overflow
No
Two’s complement overflow during add or subtract.
Trap
No
Execution of a trap instruction with a true condition.
System Call
No
Execution of the Syscall instruction.
Breakpoint
Yes
Execution of the Break instruction.
Coprocessor
Unusable
No
Execution of a coprocessor instruction when the appropriate Cu bit
in the Status register is not set.
Reserved
Instruction
Yes
Execution of an instruction with undefined opcode fields.
Interrupt
Yes
Assertion of one of the six hardware interrupt inputs or setting one
of the two software interrupt (SI) bits in the Cause Register.
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PDF描述 |
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參數(shù)描述 |
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