參數(shù)資料
型號： TR4101
廠商： LSI Corporation
英文描述： High-Performance 32-bit Microprocessor(高性能、32位微處理器)
中文描述： 高性能32位微處理器（高性能，32位微處理器）
文件頁數(shù)： 170/246頁
文件大小： 1563K
代理商： TR4101
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8-10
TR4101 Interfaces
The data bus, DATAP[31:0], may only be driven by one module at a time,
and the GOE module controls which module drives the data bus. The
TR4101 drives DATAP[31:0] when indicated by COEN.
A bus error may invalidate the returned data for instruction fetch or data
load. Refer to section 8.1.2.4 for further information on this subject.
Section 8.1.3, starting on page 8-15, describes a variety of
request/acknowledge sequences.
8.1.2.4 Bus Error and Bus Error Acknowledge
The Bus Error signal, BBEP, indicates to the TR4101 that a bus error
condition has occurred. The TR4101 asserts the Bus Error Acknowledge
signal, CBBEP_ACKP, to inform the module that is asserting BBEP, that
BBEP is the cause of the current CKILLXP signal and exception.
The asserted BBEP signal is ignored in the following cases:
During a cycle in which the current memory access is faulty or
nullified. This condition occurs in case of:
–
an unaligned address instruction fetch
–
an instruction fetch in the branch delay slot of the Branch Likely
instruction that is not taken
–
an instruction fetch after the MIPS16 branch instruction that is
taken
–
an instruction fetch of the first half of an extended instruction
–
an instruction fetch of the first half of MIPS16
JAL
or
JALX
jump
instructions
–
an unaligned data load or store request, since an error is
indicated by the signal CADDR_ERRORP.
When a higher priority exception exists. Table 6.6, on page 6-31,
outlines exception priorities.
To ensure a graceful request termination, the acknowledge mechanism
described in Section 8.1.2.3 must be used when BBEP is asserted. The
acknowledge mechanism requires:
BIRDYP to be asserted with BBEP for a bus error at an instruction
fetch request.
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