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參數(shù)資料
| 型號： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數(shù)： | 122/246頁 |
| 文件大?。?/td> | 1563K |
| 代理商： | TR4101 |
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6-32
Exception Processing and the System Control Coprocessor (CP0)
6.4
TR4101 Exception Details and Handling
This section describes the TR4101 exceptions, apart from the TLB
exceptions, and explains in detail how the software should handle each
exception.
6.4.1 Branch/Jump Instruction Emulation
At times, returning from an exception requires more than jumping to the
value in the EPC register. An example of this is a break exception caused
by execution of a break instruction. Returning to the value in the EPC
would cause the break exception to reoccur. When the BD bit is not set,
it is possible to simply add the appropriate value to the value in the EPC
register and bypass the offending condition. However, if an exception
occurs in a branch or jump delay slot with the BD bit set, restarting
without encountering the offending condition requires emulation of the
branch or jump instruction to determine the branch or jump target
address.
This section is only relevant to jump and link or jump and link exchange
instructions. Jump register and jump and link register instructions require
no emulation.
Branch Likely (Taken)
All
32
PC of Branch
0
Yes
4
Branch Likely (Not Taken)
IF
3
32
PC of Branch
0
Yes
4
Extend
All
16
PC of Extend
1
No
2
1. Indicates completed jump. TR4101 fetches jump and link (JAL) or jump and link exchange (JALX)
instructions as two 16-bit words. The JAL or JALX instruction must be completely fetched.
2. Indicates complete branch. If the TR4101 is in 16-bit mode and the branch is extended, the extend
and branch instructions must be completely fetched.
3. In these cases only the IF exception is taken. The X or WB exceptions are ignored.
Table 6.6
EPC Register/BD Bit Special Conditions (Cont.)
Preceding Instruction
Exception
Type
32/16
Mode
EPC
EIM
BD Bit
Set
EPC
Adjust-
ment
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