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參數資料
| 型號： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數： | 141/246頁 |
| 文件大?。?/td> | 1563K |
| 代理商： | TR4101 |
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Global Output Enable (GOE) Module
7-5
MEARLYKS1P
Stub Early kseg1 Signal
The MMU stub asserts this signal HIGH to indicate that
the virtual address is in kseg1. MEARLYKS1P is a
combinational feed-through path based on the
ADDRP[31:0] inputs. This signal is used for devices that
may require an early indication of the virtual memory
area for a pending memory cycle. It provides access
information before the rising edge of the clock beginning
the bus cycle. This signal is also an input to the BIU.
Input
7.1.2.2 Class B Signals
These signals are valid every clock cycle. In systems using the LSI Logic
BBCC module, these signals are driven by the BIU in the BBCC. Other
implementations are required to drive similar signals.
BB_SLVDOEN
BIU Bus Slave Drive Request
The BIU asserts this signal LOW to inform the GOE
Module that the BIU is a bus slave and that the external
device is requesting a read access to the caches. This
signal indicates that one of the cache RAMs will drive the
bus starting on the rising edge of the next clock cycle.
Input
BBUS_STEALN
BIU Bus Steal
The BIU asserts this signal LOW to inform the GOE
module that the BIU will become the data bus master
starting on the rising edge of the next clock cycle.
Input
7.1.2.3 Class C Signals
These signals are global test enable signals, typically driven at the
system level. They are raw signals, which means they do not need to be
registered. They are static for the purposes of decoding.
GTEST_ENABLEP
Test Enable
Asserting this signal HIGH enables scan testing of the
chip system logic. This signal must always be asserted
during scan testing.
Input
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PDF描述 |
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參數描述 |
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