參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 535/606頁
文件大?。?/td> 9520K
代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
535
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.26.18 Distributed Stuffing: E1
For E1, the parallel bus system interface time slot arrangement is as follows:
Five* stuff TSs | device 0, link 0
—
20 | four stuff TSs | device 1, link 0
—
20 | four stuff TSs | device 2,
link 0
—
20 |, etc.
Where * means in TS 0 three stuff time slots are inserted instead of five.
Hence: total time slots = (5 + 21 + 4 + 21 + 4 +21) * 32 TSs
–
2 TSs skipped in TS 0 = 2430 TSs.
Table 605
shows the distribution of the time slots and stuffing in the STM-1 frame for the E1 mode.
Table 605. Parallel System Bus Interface Time-Slot Arrangement for E1
Table 606. PSB System I/O Definition
Link number (R = stuffed time slot)
TS0
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
—
—
—
R
—
—
R
—
—
R
—
—
R
—
—
—
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
6
6
6
6
6
6
6
6
6
6
6
6
6
6
6
7
7
7
7
7
7
7
7
7
7
7
7
7
7
7
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
13
13
13
13
13
13
13
13
13
13
13
13
13
13
13
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
16
16
16
16
16
16
16
16
16
16
16
16
16
16
16
17
17
17
17
17
17
17
17
17
17
17
17
17
17
17
18
18
18
18
18
18
18
18
18
18
18
18
18
18
18
19
19
19
19
19
19
19
19
19
19
19
19
19
19
19
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
21
21
21
21
21
21
21
21
21
21
21
21
21
21
21
R
R
R
R
R
R
R
R
R
R
R
R
R
R
TS1
TS2
TS3
TS4
. . .
Repeat TS4 Format For TS5
—
TS30
. . .
3
4
5
6
7
3
4
5
6
7
3
4
5
6
7
TS31
DEV0
DEV1
DEV2
R
—
—
R
R
R
R
R
R
R
R
R
R
R
R
1
1
1
2
2
2
8
8
8
9
9
9
10
10
10
11
11
11
12
12
12
13
13
13
14
14
14
15
15
15
16
16
16
17
17
17
18
18
18
19
19
19
20
20
20
21
21
21
Name
Definition
TS_D[ ], RS_D[] [16:9] Time Slot Data [msb:lsb]
TS_D[ ], RS_D[] [8]
Data Parity
TS_D[ ], RS_D[] [7]
Signaling A-bit
TS_D[ ], RS_D[] [6]
Signaling B-bit
TS_D[ ], RS_D[] [5]
Signaling C-bit
TS_D[ ], RS_D[] [4]
Signaling D-bit
TS_D[ ], RS_D[] [3]
Signaling F-bit
TS_D[ ], RS_D[] [2]
Signaling G-bit
TS_D[ ], RS_D[] [1]
Signaling Parity
TS_GCLK, RS_GCLK System Global Clock [19.44 MHz]
TS_GFS, RS_GFS
System Frame Sync
RS_GTCLK
External Global Transmit Line Clock (CEPT-2.048 MHz, T1-1.544 MHz). Only required if
internal framer PLL is not used.
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