參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 112/606頁
文件大?。?/td> 9520K
代理商： TMXF28155
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TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
112
Agere Systems Inc.
8 TMUX Registers
(continued)
Table 115. TMUX_TBERINS_CTL, Transmit High-Speed Error Insertion Control Parameters (R/W)
Address
Bit
Name
Function
Reset
Default
0x0
0
0x40048
15:13
12
—
Reserved.
Transmit Protection Signal Line REI Insert.
Con-
trol bit, when set to a logic 1, causes one line REI
error in the outgoing protection STS-3/STM-1 (AU-4)
signal when there is a rising edge observed on the
SMPR_BER_INSRT (
Table 65
) input signal.
Transmit Protection Signal B2 Error Insert.
Con-
trol bit, when set to a logic 1, causes one B2 error in
the outgoing protection STS-3/STM-1 (AU-4) signal
when there is a rising edge observed on the
SMPR_BER_INSRT (
Table 65
) input signal.
Transmit Path REI Error Insert.
Control bit, when
set to a logic 1, causes one path REI error in the out-
going STS-3/STM-1 (AU-4) signal when there is a
rising edge observed on the SMPR_BER_INSRT
(
Table 65
) input signal. Only port 1 control is valid in
AU-4 mode.
Transmit High-speed B3 Error Insert.
Control bit,
when set to a logic 1, causes the output B3 byte in
the outgoing STS-3/STM-1 (AU-4) signal to be
inverted when there is a rising edge observed on the
SMPR_BER_INSRT (
Table 65
) input signal. Only
port 1 control is valid in AU-4 mode.
Transmit High-speed Line REI Insert.
Control bit,
when set to a logic 1, causes one line REI error in
the outgoing STS-3/STM-1 (AU-4) signal when there
is a rising edge observed on the
SMPR_BER_INSRT (Table 65) input signal.
Transmit High-speed B2 Error Insert.
Control bit,
when set to a logic 1, causes the output B2 bytes in
the outgoing STS-3/STM-1 (AU-4) signal to be
inverted when there is a rising edge observed on the
SMPR_BER_INSRT (Table 65) input signal.
Transmit High-speed B1 Error Insert.
Control bit,
when set to a logic 1, causes the output B1 byte in
the outgoing STS-3/STM-1 (AU-4) signal to be
inverted when there is a rising edge observed on the
SMPR_BER_INSRT (Table 65) input signal.
TMUX_TPSLREIINS
11
TMUX_TPSB2EIINS
0
10:8
TMUX_TPREIINS[3:1]
0
7:5
TMUX_THSB3ERRINS[3:1]
0
4
TMUX_TLREIINS
0
3:1
TMUX_THSB2ERRINS[3:1]
000
0
TMUX_THSB1ERRINS
0
相關(guān)PDF資料
PDF描述
TMXF84622 TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
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TN2-L-H-48V SLIM POLARIZED RELAY
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TMXF84622 制造商:AGERE 制造商全稱:AGERE 功能描述:TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
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