- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄98238 > TLC320AD81CDBT (TEXAS INSTRUMENTS INC) 2 CHANNEL(S), EQUALIZER CIRCUIT, PDSO38 PDF資料下載
參數(shù)資料
| 型號： | TLC320AD81CDBT |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 音頻控制 |
| 英文描述： | 2 CHANNEL(S), EQUALIZER CIRCUIT, PDSO38 |
| 封裝： | PLASTIC, TSSOP-38 |
| 文件頁數(shù)： | 6/47頁 |
| 文件大?。?/td> | 195K |
| 代理商： | TLC320AD81CDBT |
第1頁第2頁第3頁第4頁第5頁當(dāng)前第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁
2–2
2.5
Serial Audio Interface
2.5.1
I2S Serial Format
MSB
SDIN
SCLK
MSB
X
LSB
MSB
X
MSB
X
LSB
Left Channel
Right Channel
SDOUT
LRCLK = fs
X
Figure 2–1. I2S Compatible Serial Format
2.5.2
Protocol
1.
LRCLK = Sampling frequency (fs)
2.
Left channel is transmitted when LR is low
3.
SCLK = 64
× LRCLK. SCLK is sometimes referred to as the bit clock.
4.
Serial data is sampled with the rising edge of SCLK.
5.
Serial data is transmitted on the falling edge of SCLK.
6.
LRCLK must have a 50% duty cycle
2.5.3
Implementation
1.
LRCLK and SCLK are both inputs
2.5.4
Timing
See Figure 4–1 for I2S timing.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TLC320AD81EVM | 2 CHANNEL(S), EQUALIZER CIRCUIT, PDSO38 |
| TLC320AD90CPMR | SPECIALTY CONSUMER CIRCUIT, PQFP64 |
| TLC320AD90CPM | SPECIALTY CONSUMER CIRCUIT, PQFP64 |
| TLC320AD90CFN | SPECIALTY CONSUMER CIRCUIT, PQCC64 |
| TLC3541IDGKR | 1-CH 14-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, PDSO8 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TLC320AD90 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Stereo Audio Codec |
| TLC320AD91 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Stereo Audio Codec |
| TLC320AD91CPT | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| TLC320V320CFN | 制造商:Texas Instruments 功能描述: |
| TLC320V320CFNR | 制造商:Texas Instruments 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。