參數(shù)資料
型號： ST72F60E1M1
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO24
封裝： 0.300 INCH, LEAD FREE, PLASTIC, SOP-24
文件頁數(shù)： 139/139頁
文件大?。?/td> 1993K
代理商： ST72F60E1M1
ST7260xx
USB interface (USB)
99/139
End suspend (ESUSP)
The CPU is alerted by activity on the USB, which causes an ESUSP interrupt. The ST7
automatically terminates HALT mode.
Correct transfer (CTR)
1.
When this event occurs, the hardware automatically sets the STAT_TX or STAT_RX to
NAK.
Note:
Every valid endpoint is NAKed until software clears the CTR bit in the ISTR register,
independently of the endpoint number addressed by the transfer which generated the CTR
interrupt.
Note:
If the event triggering the CTR interrupt is a SETUP transaction, both STAT_TX and
STAT_RX are set to NAK.
2.
Read the PIDR to obtain the token and the IDR to get the endpoint number related to
the last transfer.
Note:
When a CTR interrupt occurs, the TP3-TP2 bits in the PIDR register and EP1-EP0 bits in
the IDR register stay unchanged until the CTR bit in the ISTR register is cleared.
3.
Clear the CTR bit in the ISTR register.
Table 46.
USB register map and reset values
Address
(Hex.)
Register
name
7
6
5
4
321
0
25
PIDR
Reset Value
TP3
x
TP2
x
0
RX_SEZ
0
RXD
0
26
DMAR
Reset Value
DA15
x
DA14
x
DA13
x
DA12
x
DA11
x
DA10
x
DA9
x
DA8
x
27
IDR
Reset Value
DA7
x
DA6
x
EP1
x
EP0
x
CNT3
0
CNT2
0
CNT1
0
CNT0
0
28
ISTR
Reset Value
SUSP
0
DOVR
0
CTR
0
ERR
0
IOVR
0
ESUSP
0
RESET
0
SOF
0
29
IMR
Reset Value
SUSPM
0
DOVRM
0
CTRM
0
ERRM
0
IOVRM
0
ESUSP
M
0
RESET
M
0
SOFM
0
2A
CTLR
Reset Value
0
RESUM
E
0
PDWN
1
FSUSP
1
FRES
0
2B
DADDR
Reset Value
0
ADD6
0
ADD5
0
ADD4
0
ADD3
0
ADD2
0
ADD1
0
ADD0
0
2C
EP0RA
Reset Value
ST_OUT
0
DTOG_TX
0
STAT_TX1
0
STAT_TX0
0
TBC3
x
TBC2
x
TBC1
x
TBC0
x
2D
EP0RB
Reset Value
1
DTOG_RX
0
STAT_RX
1
0
STAT_RX
0
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