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參數(shù)資料
| 型號(hào)： | ST40RA200XH6E |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA372 |
| 封裝： | 27 X 27 MM, 2.33 MM HEIGHT, PLASTIC, BGA-372 |
| 文件頁(yè)數(shù)： | 70/94頁(yè) |
| 文件大?。?/td> | 2144K |
| 代理商： | ST40RA200XH6E |
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72/92
ST40RA
8 Pin description
8
Pin description
8.1
Function pin use selection
Full details of the functional pin sharing are found in Section 8.3: PBGA 27 x 27 ballout on page 74.
8.2
Mode selection
During the power-on reset cycle a range of basic system configurations can be set up with resistive
pull-ups or pull-downs. A detailed description of these selections is found in the relevant chapters of
the ST40 System Architecture Manual.
See Section 8.3: PBGA 27 x 27 ballout on page 74 for information on which pins these mode inputs
have been placed on the ST40RA.
Table 36: ST40RA functional pin sharing summary
Functional pin
group
Pins
Alternate use(s)
High-end interactive
set-top box (with STi5514)
example use
PCI request and
grant
NOTPREQ[0:3]
NOTPGNT[0:3]
NOTPINTA
PIO[14:23]
PCI bus
PCI request and
grant
NOTPREQ[2:3]
NOTPGNT[2:3]
PIO[14:23]
EMPIDREQ[0:1]
EMPIDACK[0:1]
PCI bus
GPDMA
handshake
DACK[0:1]
DREQ[0:1]
DRAQ[0:1]
PIO[8:13]
EMPIDREQ[2:3]
EMPIDACK[2:3]
EMPIDRACK[2:3]
GPDMA
2 x SCIF
SCI2, CTS1
RXD0, RXD1
SCK0, SCK1
TXD0, TXD1
PIO[0:7]
2 x SCIF
Table 37: Mode selection pins for ST40RA
Mode
pin
Pin name
Architecture
signal name
Block
affected
Description
Notes
MODE2:0
EADDR2
EADDR3
EADDR4
MD2:0
CLOCKGEN
Set system clock operating mode
a
MODE4:3
EADDR5
EADDR6
MD4:3
CLOCKGEN
Set PCI clock operating mode
1
MODE5
EADDR7
MD5
CLOCKGEN
Set clock input source
H: Crystal, L: External
MODE6
EADDR8
MD6
CLOCKGEN
Set enable CKIO
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