(VDD = 1.8 ± 5%, 2.5 ±10%, T
參數(shù)資料
型號(hào)： SI5375B-A-GL
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 53/54頁(yè)
文件大小： 0K
描述： IC CLK GEN/JITTER ATTEN 80LBGA
標(biāo)準(zhǔn)包裝： 240
系列： DSPLL®
類型： 時(shí)鐘發(fā)生器，漂移衰減器
PLL： 是
輸入： 時(shí)鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 4:4
差分 - 輸入:輸出： 是/是
頻率 - 最大： 808MHz
除法器/乘法器： 是/是
電源電壓： 1.71 V ~ 2.75 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 80-LBGA
供應(yīng)商設(shè)備封裝： 80-BGA（10x10）
包裝： 托盤
其它名稱： 336-2045
Si5375
8
Rev. 1.0
Table 3. AC Characteristics
(VDD = 1.8 ± 5%, 2.5 ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Single-Ended Reference Clock Input Pin OSC_P (OSC_N with Cap to GND)1
OSC_P to OSC_N
Resistance
OSCRIN
RATE_REG = 0101 or
0110, ac coupled
—100
—
Input Voltage Swing
OSCVPP
RATE_REG = 0101 or
0110, ac coupled
0.5
—
1.2
VPP
Differential Reference Clock Input Pins (OSC_P/OSC_N)1
Input Voltage Swing
OSCVPP
RATE_REG = 0101 or
0110, ac coupled
0.5
—
2.4
VPP
CKINn Input Pins
Input Frequency
CKNF
0.002
—
710
MHz
Input Duty Cycle
(Minimum Pulse
Width)
CKNDC
Whichever is smaller
(i.e., the 40% / 60%
limitation applies only
to high frequency
clocks)
40
—
60
%
2—
—
ns
Input Rise/Fall Time
CKNTRF
20–80%
See Figure 2
——
11
ns
CKOUTn Output Pins
(See ordering section for speed grade vs frequency limits)
Output Frequency
(Output not config-
ured for CMOS or
Disabled)
CKOF
0.002
—
808
MHz
Maximum Output
Frequency in CMOS
Format
CKOF
—
212.5
MHz
Output Rise/Fall
(20–80 %) @
622.08 MHz output
CKOTRF
Output not configured for
CMOS or Disabled
See Figure 2
—230
350
ps
Output Rise/Fall
(20–80%) @
212.5 MHz output
CKOTRF
CMOS Output
VDD =1.71
CLOAD =5 pF
——
8
ns
Output Rise/Fall
(20–80%) @
212.5 MHz output
CKOTRF
CMOS Output
VDD =2.25
CLOAD =5 pF
——
2
ns
Notes:
1. A crystal may not be used in place of an oscillator.
2. Input to output skew after an ICAL is not controlled and can be any value.
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PDF描述
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