參數(shù)資料
型號(hào)： SI5375B-A-GL
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 40/54頁(yè)
文件大?。?/td> 0K
描述： IC CLK GEN/JITTER ATTEN 80LBGA
標(biāo)準(zhǔn)包裝： 240
系列： DSPLL®
類型： 時(shí)鐘發(fā)生器，漂移衰減器
PLL： 是
輸入： 時(shí)鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 4:4
差分 - 輸入:輸出： 是/是
頻率 - 最大： 808MHz
除法器/乘法器： 是/是
電源電壓： 1.71 V ~ 2.75 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 80-LBGA
供應(yīng)商設(shè)備封裝： 80-BGA（10x10）
包裝： 托盤
其它名稱： 336-2045
Si5375
Rev. 1.0
45
Table 9. Si5375 Pin Descriptions
Pin #
Pin Name
I/O
Signal
Level
Description
D4
D6
F6
F4
RSTL_A
RSTL_B
RSTL_C
RSTL_D
ILVCMOS
External Reset.
Active low input that performs external hardware reset of all four
DSPLLs. Resets all internal logic to a known state and forces
the device registers to their default value. Clock outputs are tri-
stated during reset. The part must be programmed after a reset
or power-on to get a clock output. This pin has a weak pull-up.
B4
D8
H6
F2
IRQ_A
IRQ_B
IRQ_C
IRQ_D
OLVCMOS
DSPLLq Interrupt Indicator.
This pin functions as a device interrupt output. The interrupt
output, IRQ_PINn must be set to 1. The pin functions as a
maskable interrupt output with active polarity controlled by the
IRQ_POLn register bit.
0 = CKINn present
1 = LOS on CKINn
The active polarity is controlled by CK_BAD_POL. If no function
is selected, the pin tri-states.
C1, C4, B5
A7, D5, D7
E7, F5, G9
E3, F3, J3
VDD_A
VDD_B
VDD_C
VDD_D
VDD
Supply
Supply.
The device operates from a 1.8 or 2.5 V supply. A 0.1 F bypass
capacitive is required for every VDD_q pin. Bypass capacitors
should be associated with the following VDD_q pins:
0.1 F per VDD pin.
Four 1.0 F should also be placed as close to each VDD domain
as is practical. See recommended layout.
E5
E6
OSC_P
OSC_N
I
Analog
External OSC.
An external low jitter reference clock should be connected to
these pins. See the any-frequency precision clocks family
reference manual for oscillator selection details.
Note: Internal register names are indicated by italics, e.g., IRQ_PIN. See Si5375 Register Map.
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